[논문 리뷰] p-i-n Tunnel FETs vs. n-i-n MOSFETs: Performance Comparison from Devices to Circuits

Yunfei Gao, Siyuranga O. Koswatta외 2명|arXiv (Cornell University)|2010. 01. 28.

Advancements in Semiconductor Devices and Circuit Design참고 문헌 1인용 수 6

한 줄 요약

이 논문은 탄소 나노튜브를 모델 채널 재료로 사용하여 비평형 그린 함수(NEGF) 및 타이트 본딩 방법을 활용해 양자 운반을 분석함으로써 p-i-n 터널 FET(TFET)와 n-i-n MOSFET를 비교한다. p-i-n TFET는 등 leakage 및 등 VDD 조건에서 약 15배 높은 성능을 보이며, 동일 전력 조건에서는 약 3배 높은 성능을 보이며, 등 지연 조건에서는 최대 3배의 에너지 절감이 가능하다는 것을 입증한다.

ABSTRACT

The band-to-band tunneling transistors have some performance advantages over the conventional MOSFETs due to the <60mV/dec sub-threshold slope. In this paper, carbon nanotubes are used as a model channel material to address issues that we believe will apply to BTBT FETs vs. MOSFETs more generally. We use pz-orbital tight-binding Hamiltonian and the non-equilibrium Green function (NEGF) formalism for rigorous treatment of dissipative quantum transport. A device level comparison of p-i-n TFETs and n-i-n MOSFETs in both ballistic and dissipative cases has been performed previously. In this paper, the possibility of using p-i-n TFETs in ultra-low power sub-threshold logic circuits is investigated using a rigorous numerical simulator. The results show that, in sub-threshold circuit operation, the p-i-n TFETs have better DC characteristics, and can deliver ~15x higher performance at the iso-P_LEAKAGE, iso-VDD conditions. Because p-i-n TFETs can operate at lower VDD than n-i-n MOSFETs, they can deliver ~3x higher performance at the same power (P_OPERATION). This results in ~3x energy reduction under iso-delay conditions. Therefore the p-i-n TFETs are more suitable for sub-threshold logic operation.

연구 동기 및 목표

• 초저전력 서브스브리지스 로직 회로에서 p-i-n 터널 FET(TFET)와 n-i-n MOSFET의 성능을 평가하기 위해.
• 서브스브리지스 평탄도와 에너지 효율성 측면에서 전통적인 MOSFET에 비해 밴드-투-밴드 터널링 트랜지스터(BTBT FET)의 이점을 조사하기 위해.
• 실제 장치 및 회로 수준 제약 조건 하에서 p-i-n TFET가 n-i-n MOSFET보다 서브스브리지스 동작에 더 적합한지 판단하기 위해.
• 동일한 작동 조건 하에서 지연, 전력, 누설 전류 측면에서 성능 향상 정도를 정량화하기 위해.

제안 방법

• 연구는 일반화된 BTBT FET 응용 분야에 기여하기 위해 탄소 나노튜브를 모델 채널 재료로 사용한다.
• 나노튜브 채널의 전자 구조를 모델링하기 위해 pz 오비탈 타이트 본딩 해밀토니언을 사용한다.
• 장치 내에서의 소산성 양자 운반을 엄밀하게 시뮬레이션하기 위해 비평형 그린 함수(NEGF) 형식을 사용한다.
• 탄력적 및 소산성 운반 조건 하에서 장치 수준의 비교를 수행한다.
• 서브스브리지스 로직 동작에서의 성능 평가를 위해 회로 수준의 시뮬레이션을 실시한다.
• 직접 비교가 가능하도록 등 누설, 등 VDD 및 등 전력 조건 하에서 성능을 기준으로 삼는다.

실험 결과

연구 질문

• RQ1 p-i-n TFET는 서브스브리지스 로직 회로에서 n-i-n MOSFET보다 뚜렷이 높은 성능을 달성할 수 있는가?
• RQ2 TFET의 서브스브리지스 평탄도 우월성이 회로 수준에서의 성능 향상으로 어떻게 이어지는가?
• RQ3 동일한 전력 및 누설 조건 하에서 p-i-n TFET의 상대적 성능은 n-i-n MOSFET에 비해 어떠한가?
• RQ4 TFET의 작동 전압 스케일링 잠재력이 서브스브리지스 동작에서 에너지 효율성에 어떤 영향을 미치는가?

주요 결과

• 등 누설 및 등 VDD 조건에서 p-i-n TFET는 n-i-n MOSFET보다 약 15배 높은 성능을 제공한다.
• 동일한 전력 소모(P_OPERATION) 조건에서 p-i-n TFET는 n-i-n MOSFET보다 약 3배 높은 성능을 달성한다.
• 동일한 지연 조건에서 p-i-n TFET는 n-i-n MOSFET보다 에너지 소비를 약 3배 감소시킨다.
• p-i-n TFET의 뛰어난 성능은 낮은 공급 전압(VDD)에서도 높은 드라이브 전류를 유지할 수 있는 능력 때문이라고 기인된다.
• 결과는 p-i-n TFET가 더 급격한 서브스브리지스 평탄도와 낮은 누설 전류를 지녀 초저전력 서브스브리지스 로직 회로에 더 적합하다는 것을 확인한다.