[논문 리뷰] Parallel Programming for FPGAs

Ryan Kastner, Janarbek Matai외 1명|arXiv (Cornell University)|2018. 05. 09.

Embedded Systems Design Techniques참고 문헌 45인용 수 16

한 줄 요약

이 책은 FPGA 설계를 위한 고수준 합성(HLS)에 대한 실용적인 가이드를 제공하며, 최적화된 RTL를 생성하기 위해 C/C++ 유사 코드를 사용한 병렬 프로그래밍 기법에 중점을 둡니다. Vivado HLS 도구를 사용하여 FIR 필터, CORDIC, DFT, 히프만 인코딩 등의 사례 연구를 통해 루프 편집, 파ip라인 처리, 배열 분할과 같은 최적화 전략을 구현하며 높은 성능 향상을 달성합니다. 공식 검증은 공시뮬레이션 및 골든 레퍼런스 비교를 통해 수행됩니다.

ABSTRACT

This book focuses on the use of algorithmic high-level synthesis (HLS) to build application-specific FPGA systems. Our goal is to give the reader an appreciation of the process of creating an optimized hardware design using HLS. Although the details are, of necessity, different from parallel programming for multicore processors or GPUs, many of the fundamental concepts are similar. For example, designers must understand memory hierarchy and bandwidth, spatial and temporal locality of reference, parallelism, and tradeoffs between computation and storage. This book is a practical guide for anyone interested in building FPGA systems. In a university environment, it is appropriate for advanced undergraduate and graduate courses. At the same time, it is also useful for practicing system designers and embedded programmers. The book assumes the reader has a working knowledge of C/C++ and includes a significant amount of sample code. In addition, we assume familiarity with basic computer architecture concepts (pipelining, speedup, Amdahl's Law, etc.). A knowledge of the RTL-based FPGA design flow is helpful, although not required.

연구 동기 및 목표

• 저수준 RTL 전문 지식 없이도 고성능 FPGA 설계를 효율적으로 구현할 수 있도록 하는 것.
• 불규칙한 데이터 병렬 알고리즘(예: 히프만 인코딩)을 이질적인 병렬성과 데이터 플로우 제약 조건이 있는 하드웨어로 매핑하는 데 도전하는 것.
• DSP 및 데이터 압축과 같은 다양한 분야에 적용 가능한 최적화 기법을 통해 알고리즘 설계와 하드웨어 구현 간 격차를 메우는 것.
• 학술 및 산업 현장에서 사용 가능한 프로젝트와 테스트벤치를 포함한 교육용 자료를 제공하여 정확성을 공시뮬레이션 및 골든 레퍼런스 검증을 통해 강조하는 것.

제안 방법

• Vivado HLS를 사용하여 C/C++ 유사 코드를 RTL로 변환하며, 루프 편집, 파이프라인 처리, 데이터 플로우 지시어를 적용하여 병렬성을 극대화합니다.
• 테스트벤치를 활용한 공시뮬레이션을 통해 출력 결과를 골든 레퍼런스 파일과 비교하여 정확성을 검증하며, 자동 검증을 위해 diff 도구를 사용합니다.
• 루프 분할, 코드 호이스팅, 비트 폭 최적화와 같은 최적화 기법을 적용하여 성능 향상과 자원 활용도 향상을 도모합니다.
• 배열 분할과 메모리 계층 구조 인식을 통해 메모리 대역폭 제약이 있는 설계에서의 병목 현상을 줄입니다.
• 히프만 인코딩과 같은 제어 흐름이 불규칙한 알고리즘에서 독립적이고 동시적인 연산을 관리하기 위해 데이터플로우 지시어를 도입합니다.
• 시스톨릭 어레이와 알고리즘 형태 재구성(예: 병합 정렬 및 삽입 정렬)을 활용하여 미세한 병렬성을 노출시킵니다.

실험 결과

연구 질문

• RQ1 신호 처리 및 데이터 압축 분야의 FPGA 설계에서 고수준 합성(HLS)을 통해 성능과 자원 사용을 체계적으로 최적화하는 방법은 무엇인가요?
• RQ2 혼합 병렬성을 가진 불규칙한 알고리즘에서 고성능을 달성하기 위해 가장 효과적인 HLS 지시어와 프로그래밍 관행은 무엇인가요?
• RQ3 골든 레퍼런스 출력을 사용하여 HLS로 생성된 하드웨어의 기계적 검증을 가능하게 하기 위해 테스트벤치를 어떻게 구성할 수 있나요?
• RQ4 히프만 인코딩과 같은 복잡한 알고리즘은 데이터플로우 및 루프 수준 최적화를 통해 얼마나 효과적으로 병렬화될 수 있나요?
• RQ5 루프 편집, 파이프라인 처리, 배열 분할과 같은 최적화 전략은 HLS 설계에서 지연, 처리량, 자원 활용도 간의 상호 상충 관계에 어떤 영향을 미치나요?

주요 결과

• Vivado HLS에서 데이터플로우 지시어를 사용하면, 히프만 인코딩과 같은 사례에서 독립적인 알고리즘 구성 요소를 효과적으로 파이프라인 처리할 수 있으며, 서로 다른 단계를 동시에 실행할 수 있습니다.
• 루프 편집과 파이프라인 처리는 FIR 필터 및 DFT 구현에서 처리량을 크게 향상시키며, 공시뮬레이션과 골든 출력 비교를 통해 성능 향상이 검증됩니다.
• 배열 분할과 메모리 액세스 최적화는 희소 행렬-벡터 곱셈 및 행렬 곱셈과 같은 메모리 집약적 커널에서 병목 현상을 줄입니다.
• 책의 테스트벤치 프레임워크는 diff 명령어를 사용하여 출력 파일을 비교하여, 결과가 올바를 경우 100% 일치율을 달성함으로써 기능 검증의 신뢰성을 확보합니다.
• 알고리즘 복잡도와 불규칙한 제어 흐름에도 불구하고, 단계별 최적화와 데이터플로우 구조화를 통해 히프만 인코딩은 정확하고 효율적인 하드웨어 구현을 달성합니다.
• 골든 레퍼런스 비교를 통한 공식 검증을 통합함으로써 HLS로 생성된 하드웨어가 기능 요구사항을 충족함을 보장하며, 테스트벤치에서 반환되는 값은 Vivado HLS가 시뮬레이션 결과를 검증하는 데 사용됩니다.