[논문 리뷰] Parasitic Bipolar Leakage in III-V FETs: Impact of Substrate Architecture

B. Obradovic, Titash Rakshit외 5명|arXiv (Cornell University)|2017. 05. 17.

Semiconductor materials and devices참고 문헌 4인용 수 3

한 줄 요약

이 논문은 고규소 함량을 가진 게이트-올-어라운드(GAA) InGaAs FET에서 뚜렷한 비정상적 양극성 누설(PBE)이 악화되는 이유로 인해, 저누설 고성능 CMOS에 적합하지 않음을 입증한다. 실험 데이터와 장치 시뮬레이션을 통해, 유일하게 복합형 핀패시브(FinFET) 구조에서만, 특히 원거리 접촉이 있는 0 밸런스-밴드 오프셋 웰을 갖춘 경우에만 PBE를 효과적으로 억제할 수 있으며, 이는 GAA 장치 대비 0.9V 오버드라이브에서 누설을 최대 100배까지 감소시킨다.

ABSTRACT

InGaAs-based Gate-all-Around (GAA) FETs with moderate to high In content are shown experimentally and theoretically to be unsuitable for low-leakage advanced CMOS nodes. The primary cause for this is the large leakage penalty induced by the Parasitic Bipolar Effect (PBE), which is seen to be particularly difficult to remedy in GAA architectures. Experimental evidence of PBE in In70Ga30As GAA FETs is demonstrated, along with a simulation-based analysis of the PBE behavior. The impact of PBE is investigated by simulation for alternative device architectures, such as bulk FinFETs and FinFETs-on-insulator. PBE is found to be non-negligible in all standard InGaAs FET designs. Practical PBE metrics are introduced and the design of a substrate architecture for PBE suppression is elucidated. Finally, it is concluded that the GAA architecture is not suitable for low-leakage InGaAs FETs; a bulk FinFET is better suited for the role.

연구 동기 및 목표

• 고규소 함량을 가진 InGaAs GAA FET에서 파라사이트스 양극성 효과(PBE)가 옐로우 상태 누설의 주요 원인임을 규명하고 정량화한다.
• GAA, 복합형 핀패시브, 인산염 기반 핀패시브 등 다양한 삼비-비(FinFET) 설계에서 기초 구조의 영향을 PBE 억제에 대해 평가한다.
• 실용적인 PBE 지표를 개발하고, 저누설 작동이 가능한 협대역 간섭체 III-V FET를 위한 기초 구조를 규명한다.
• GAA 장치에서 PBE에 의한 누설이 구리 전도 경로가 없는 데 기인하여 근본적으로 악화되며, 이는 저전력 응용 분야에 적합하지 않음을 입증한다.

제안 방법

• 채널 길이 96 nm에서 530 nm 사이의 In70Ga30As GAA 나노와이어 FET의 실험적 특성 분석을 통해 실온 및 저온에서 Id-Vg 및 Id-Vd 곡선 측정.
• 비국소적 동적 BTBT 모델(밀접한 결합 보정 기반)을 사용한 校정된 3D TCAD 시뮬레이션을 통해 순수한 BTBT 및 표면 트랩 효과에서 PBE 기여도를 분리한다.
• GAA, 인산염 기반 핀패시브, 복합형 핀패시브, 기초 기반 핀패시브 등 다양한 구조에서 PBE 거동을 비교 분석하는 시뮬레이션 기반 연구.
• 홀 축적과 장벽 저하로 인한 누설 증가 정도를 정량화할 수 있는 실용적인 PBE 지표 도입.
• 도전성 홀 추출을 가능하게 하고 PBE를 제거하기 위해 0 밸런스-밴드 오프셋과 원거리 웰 접촉을 갖춘 두 가지 기초 구조 설계 및 분석.
• 밸런스 밴드 오프셋 분석 및 표면 공학을 통해 다양한 기초 구성에서 홀 이동도 장벽을 평가.

실험 결과

연구 질문

• RQ1 고규소 함량을 가진 InGaAs GAA FET에서 순수한 BTBT 외에 파라사이트스 양극성 효과(PBE)가 옐로우 상태 누설에 얼마나 기여하는가?
• RQ2 GAA 구조에서 채널과 기초 사이에 도전성 경로가 없는 것이 PBE를 악화시키고, 임계 이하 특성을 떨어뜨리는가?
• RQ3 III-V FET에서 PBE를 효과적으로 억제할 수 있는 기초 구조의 개선 조치는 무엇이며, 전기적 제어력과 저누설 성능을 유지할 수 있는가?
• RQ4 왜 인산염 기반 핀패시브와 넓은 금속 밴드 갭 기초 기반 핀패시브는 여전히 심각한 PBE를 겪는가? 복합형 핀패시브와의 비교는 어떻게 되는가?
• RQ5 0 밸런스-밴드 오프셋과 접촉된 기초 구조는 InGaAs FET에서 PBE를 완전히 제거할 수 있는가? 이러한 솔루션을 위한 핵심 설계 요구사항은 무엇인가?

주요 결과

• GAA In70Ga30As FET는 중간 채널 길이에서도 진정한 복합형 핀패시브 대비 0.9V 오버드라이브에서 100배 높은 옐로우 상태 누설을 보이며, 이는 주로 PBE에 기인한다.
• 단거리 채널 GAA 장치에서 VDS 증가에 따라 옐로우 상태 서브스위치 슬로프가 심각하게 악화되는데, 이는 순수한 BTBT나 표면 트랩 효과와 일치하지 않지만 PBE에 의해 잘 설명된다.
• PBE는 홀 축적에 의해 전자 장벽이 낮아지는 이중 피드백 메커니즘으로 인해 옐로우 상태에서 비지수적이고 '평탄한' Id-Vg 곡선을 유도하며, 이는 비선형 누설 증가를 초래한다.
• 접촉된 0 밸런스-밴드 오프셋 기초를 갖춘 복합형 핀패시브는 직접적인 홀 추출을 가능하게 하여 PBE를 완전히 제거하고, 누설을 근사적으로 이상 수준까지 낮춘다.
• 인산염 기반 핀패시브와 넓은 금속 밴드 갭 기초 기반 핀패시브는 밸런스 밴드 오프셋으로 인해 홀 장벽이 생기고, 결과적으로 홀 축적과 누설 증가를 초래한다.
• 오직 채널과 웰 재료가 매칭되고 원거리 웰 접촉이 있는 기초 구조만이 PBE를 완전히 억제할 수 있으며, 이는 고성능 CMOS에서 저누설 InGaAs FET에 있어 복합형 핀패시브가 유일한 실현 가능한 선택임을 시사한다.