[논문 리뷰] PartitionPIM: Practical Memristive Partitions for Fast Processing-in-Memory

Orian Leitersdorf, Ronny Ronen외 1명|arXiv (Cornell University)|2022. 06. 09.

Advanced Memory and Neural Computing인용 수 4

한 줄 요약

이 논문은 상태 논리 연산에서의 지연-처리량 상충 문제를 해결하기 위해, 처리-메모리(PIM) 아키텍처에서 메모리스트라이브 파artition을 위한 실용적이고 효율적인 설계를 제안한다. 반가로 회로를 도입하여 주변 회로 부담을 최소화하고, 공유 인덱스와 패턴 생성기를 통해 제어 메시지를 최소화함으로써, 이상화된 모델 대비 제어 오버헤드는 1.2배에 그치지만 32비트 곱셈에서 최대 11배의 성능 향상을 달성한다. 이는 확장 가능하고 고성능의 내장형 계산을 가능하게 한다.

ABSTRACT

Digital memristive processing-in-memory overcomes the memory wall through a fundamental storage device capable of stateful logic within crossbar arrays. Dynamically dividing the crossbar arrays by adding memristive partitions further increases parallelism, thereby overcoming an inherent trade-off in memristive processing-in-memory. The algorithmic topology of partitions is highly unique, and was recently exploited to accelerate multiplication (11x with 32 partitions) and sorting (14x with 16 partitions). Yet, the physical implementation of memristive partitions, such as the peripheral decoders and the control message, has never been considered and may lead to vast impracticality. This paper overcomes that challenge with several novel techniques, presenting efficient practical designs of memristive partitions. We begin by formalizing the algorithmic properties of memristive partitions into serial, parallel, and semi-parallel operations. Peripheral overhead is addressed via a novel technique of half-gates that enables efficient decoding with negligible overhead. Control overhead is addressed by carefully reducing the operation set of memristive partitions, while resulting in negligible performance impact, by utilizing techniques such as shared indices and pattern generators. Ultimately, these efficient practical solutions, combined with the vast algorithmic potential, may revolutionize digital memristive processing-in-memory.

연구 동기 및 목표

• 이전의 알고리즘 중심 연구에서 메모리스트라이브 파artition을 구현하는 데 있어 높은 주변 회로 및 제어 오버헤드로 인한 비현실성 문제를 해결한다.
• 동적 파artition된 크로스바 어레이를 통해 병렬 상태 논리 연산을 가능하게 하여, 메모리스트라이브 PIM에서 내재된 지연-처리량 상충 문제를 극복한다.
• 실제 물리적 구현이 가능한 파artition 아키텍처를 설계하여, 고성능 알고리즘 성능 유지를 유지하면서도 면적, 에너지, 제어 복잡도를 최소화한다.
• 제어 메시지 크기와 주변 논리의 감소를 통해 실용적 파artition이 가능하고 확장 가능함을 입증함으로써 성능 손실 없이 구현 가능함을 보여준다.
• 파artition 기반 가속을 위한 메모리스트라이브 PIM의 광범위한 채택을 가능하게 하기 위해, 효율적이고 실제 적용 가능한 방식으로 설계한다.

제안 방법

• 주변 디코더 복잡도를 낮추기 위해 새로운 반가로 회로 기법을 도입하여, 기준 크로스바 대비 더 낮은 면적과 전력 소비를 달성한다.
• 파artition 동작을 순차적, 병렬, 반병렬 탑오로지로 형식화하여 효율적인 구현을 안내한다.
• 필수 논리 유형(예: NOT, NOR)으로 연산 집합을 제한함으로써 제어 오버헤드를 85% 감소시켜, 제한 없음 모델 대비 메시지 길이를 크게 줄였다.
• 공유 인덱스와 패턴 생성기를 활용하여 제어 신호를 효율적으로 인코딩함으로써, 고유한 제어 비트 수를 줄였다.
• 무제한, 표준, 최소 모델의 세 가지 파artition 모델을 설계하여 유연성과 구현 효율성 사이의 트레이드오프를 제공한다.
• 32비트 곱셈 사례 연구를 통해 각 모델 간 지연, 제어 오버헤드, 면적, 에너지 소비를 비교 평가하였다.

실험 결과

연구 질문

• RQ1 메모리스트라이브 파artition는 높은 주변 회로나 제어 오버헤드 없이 실용적으로 구현될 수 있는가?
• RQ2 성능 저하를 크게 초래하지 않으면서도, 파artition된 PIM에서 제어 메시지 크기를 어떻게 최소화할 수 있는가?
• RQ3 파artition된 메모리스트라이브 크로스바에서 주변 회로 복잡도는 면적 및 에너지 효율성에 어떤 영향을 미치는가?
• RQ4 파artition된 PIM에서 연산 집합을 제한할 경우 알고리즘 성능 향상은 어느 정도 유지될 수 있는가?
• RQ5 무제한, 표준, 최소 모델과 같은 다양한 파artition 모델 간 지연, 제어 오버헤드, 면적 효율성 측면에서의 비교는 어떻게 이루어지는가?

주요 결과

• 반가로 회로 기법은 주변 디코더 복잡도를 감소시켜, 파artition 없이 기준 크로스바보다 낮은 면적 오버헤드를 달성한다.
• 최소 모델은 제어 메시지 길이를 무제한 모델의 607비트에서 36비트로 줄여, 기준 모델 대비 오직 1.2배의 오버헤드만을 유발한다.
• 최소 모델은 이상화된 무제한 모델 대비 지연이 1.32배 증가할 뿐만 아니라, 순차적 곱셈기 대비 8.6배의 성능 향상을 달성한다.
• 실제 파artition에서의 주요 병목은 제어 오버헤드이며, 제안된 기법들은 제한 없는 모델 대비 이 오버헤드를 20배 감소시켰다.
• 중간 메모리스트라이브로 인한 알고리즘 면적 오버헤드는 순차 실행 대비 높지만, 성능 향상 덕분에 이를 상쇄하며 효율적 인코딩으로 관리 가능한 수준이다.
• 병렬성으로 인한 게이트 수 증가로 인해 에너지 소비는 2.1배 증가하지만, 곱셈에서 8.6배의 지연 감소로 인해 이는 정당화된다.