[논문 리뷰] Pecker: Bug Localization Framework for Sequential Designs via Causal Chain Reconstruction

J. F. Tang, Jianan Mu외 4명|arXiv (Cornell University)|2026. 03. 03.

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한 줄 요약

Pecker는 추정 최소 전파 사이클 및 trace pruning을 사용하여 순차 하드웨어 설계의 인과 체인을 재구성하고 HDL 벤치마크에서 최첨단 SBFL baselines를 능가하는 버그 로컬라이제이션 성능을 보여준다.

ABSTRACT

Debugging represents a time-consuming and labor-intensive task in hardware design, with bug localization constituting a substantial portion of this process. While spectrum-based bug localization techniques have achieved remarkable success in software domains and shown promise for hardware description languages, their effectiveness severely degrades in sequential designs. Unlike software programs, hardware designs exhibit intrinsic temporal characteristics that create fundamental challenges: timing misalignment between bug activation and observation, and progressive error propagation through state elements that obscures the root cause. To address these limitations, we propose Pecker, a novel bug localization framework that reconstructs the broken causal chain in sequential designs. Our approach introduces two key innovations: temporal backtracking using Estimated Minimal Propagation Cycles to identify potential activation cycles, strategic trace pruning to eliminate state pollution effects. We evaluate Pecker on comprehensive benchmarks comprising both combinational and sequential circuits. Experimental results demonstrate that Pecker effectively localizes 51%/80%/85% bugs within Top-1/3/5 ranks respectively, significantly outperforming state-of-the-art techniques. Notably, Pecker maintains robust performance across circuit complexities while existing methods exhibit severe degradation on sequential designs.

연구 동기 및 목표

• 순차 하드웨어 설계에서 타이밍 및 상태 전파가 근본 원인을 가리는 버그 로컬라이제이션의 도전과제를 동기부여하고 해결합니다.
• Estimated Minimal Propagation Cycles(EMPC)를 사용한 시간적 백트래킹 접근법을 도입하여 잠재적 버그 활성화 사이클을 식별합니다.
• 전략적 trace pruning과 이중 의심도 점수 체계를 통해 상태 오염을 완화합니다.
• 기존의 하드웨어 버그 로컬라이제이션 벤치마크 및 baselines와 Pecker를 평가하여 회로 복잡성 전반에 걸친 강건성을 입증합니다.

제안 방법

• HDL에 맞춘 프로그램 의존 그래프(PDG)를 구성하여 레지스터 간의 시간적 데이터 흐름을 모델링합니다.
• 관찰된 실패로부터 지연을 역전파하여 최근 활성화 사이클을 유추함으로써 Estimated Minimal Propagation Cycles(EMPC)를 계산합니다.
• 각 후보 명제에 대해 활성화 사이클 이후의 trace를 가지치기하여 상태 오염 소음을 제거합니다.
• Activation-Execution-Failure(aef)와 역 Activation-Execution-Pass(1/aep)를 사용하는 이중 의심도 점수를 적용하여 명제를 순위를 매깁니다.

실험 결과

연구 질문

• RQ1 활성화를 관찰과 연결하기 위해 순차 하드웨어 설계에서 fault 전파 지연시간을 어떻게 추정할 수 있을까?
• RQ2 trace pruning이 상태 오염을 완화하고 HDL 버그의 로컬라이제이션 정확도를 향상시킬 수 있을까?
• RQ3 지연 시간 인식 백트래킹 로컬라이제이션이 순차 회로에서 기존의 SBFL 기반 하드웨어 버그 로컬라이제이션 방법과 비교하여 어떤 차이를 보이는가?

주요 결과

Design Type	Category	Approach	Top-1	%Top-1	Top-3	%Top-3	Top-5	%Top-5	MAR
Comb	Easy	Tarsel	7	58%	10	83%	11	92%	2.1
Comb	Easy	Detraque	10	83%	12	100%	12	100%	1.5
Comb	Easy	Wit-HW	8	67%	9	75%	9	75%	2.67
Comb	Easy	Pecker	10	83%	12	100%	12	100%	1.3
Comb	Medium	Tarsel	3	17%	6	33%	10	56%	12.3
Comb	Medium	Detraque	4	22%	9	50%	11	61%	12.2
Comb	Medium	Wit-HW	6	33%	7	39%	8	44%	13.9
Comb	Medium	Pecker	7	39%	16	89%	17	94%	6.3
Comb	Hard	Tarsel	1	9%	1	9%	3	27%	23.1
Comb	Hard	Detraque	1	9%	3	27%	4	36%	26.6
Comb	Hard	Wit-HW	2	18%	2	18%	3	27%	29.6
Comb	Hard	Pecker	4	36%	5	45%	6	55%	21.8
Comb	Overall	Tarsel	11	27%	17	41%	24	59%	12.2
Comb	Overall	Detraque	15	37%	24	59%	27	66%	12.9
Comb	Overall	Wit-HW	16	39%	18	44%	20	49%	14.8
Comb	Overall	Pecker	21	51%	33	80%	35	85%	9.0

• Pecker는 벤치마크 스위트에서 Top-1/Top-3/Top-5 순위에 각각 51%/80%/85%의 버그를 로컬라이즈합니다.
• Pecker는 전체 정확도에서 baselines를 능가하는 평균 Mean First Rank(MFR) 9.0을 달성합니다.
• EMPC 기반 활성화 사이클 추정은 실제 활성화 사이클과 평균 일치도 88%로 일치합니다.
• trace truncation(노이즈 가지치기)은 벤치마크 전반에서 Top-1/3/5 정확도를 향상시키며, 전체적인 성능은 완전 가지치기가 최상입니다.
• Ablation 연구에서 활성화 로컬라이제이션 제거나 노이즈 가지치기를 제거하면 성능이 저하되어 두 요소의 필수적 역할이 강조됩니다.