[논문 리뷰] Performance Analysis of 6T and 9T SRAM

Apollos Ezeogu|arXiv (Cornell University)|2019. 05. 18.

Low-power high-performance VLSI design참고 문헌 9인용 수 11

한 줄 요약

이 논문은 저전압 및 나노스케일 기술에서 공정 변동성과 전압 스케일링으로 인해 노이즈 마진이 악화되는 기존 6T SRAM의 한계를 극복하기 위해 9T SRAM 셀을 제안한다. Cadence Virtuoso 시뮬레이션을 통해 9T 설계는 읽기, 쓰기, 유지 동작에 대한 정적 노이즈 마진(SNM)을 크게 향상시켜 180nm에서 10nm 공정 노드까지의 저전력, 고속 온칩 캐시 응용 분야에서의 신뢰성을 향상시킨다.

ABSTRACT

The SRAM cell is made up of latch, which ensures that the cell data is preserved as long as power is turned on and refresh operation is not required for the SRAM cell. SRAM is widely used for on-chip cache memory in microprocessors, game software, computers, workstations, portable handheld devices due to high data speed, low power consumption, low voltage supply, no-refresh needed. Therefore, to build a reliable cache/memory, the individual cell (SRAM) must be designed to have high Static Noise Margin (SNM). In sub-threshold region, conventional 6T-cell SRAM experiences poor read and write ability, and reduction in the SNM at various fluctuation of the threshold voltage, supply voltage down scaling, and technology scaling in nano-meter ranges (180nm, 90nm, 45nm, 22nm, 16nm and 10nm). Thus, noise margin becomes worse during read and write operations compared to hold operation which the internal feedback operates independent of the access transistors. Due to these limitations of the conventional 6T SRAM cell, we have proposed a 9T SRAM that will drastically minimize these limitations; the extra three transistors added to the 6T topology will improve the read, hold and write SNM. The design and simulation results were carried out using Cadence Virtuoso to evaluate the performance of 6T and 9T SRAM cells.

연구 동기 및 목표

• 나노미터 기술에서 공정 변동성과 전압 스케일링으로 인해 6T SRAM 셀의 정적 노이즈 마진(SNM)이 악화되는 문제를 해결하기 위해.
• 마이크로프로세서 및 휴대용 장치의 온칩 캐시 메모리용 SRAM 셀의 읽기, 쓰기 및 유지 동작의 신뢰성을 향상시키기 위해.
• 서브스케일 동작 및 기술 스케일링 조건에서 기존 6T SRAM에 비해 9T SRAM 셀의 성능 향상을 평가하기 위해.
• 180nm에서 10nm 공정 노드까지의 Cadence Virtuoso를 사용한 시뮬레이션을 통해 제안된 9T SRAM 설계를 검증하기 위해.

제안 방법

• 9T SRAM 셀은 표준 6T SRAM 구조에 읽기 및 쓰기 동작 중 래치를 액세스 트랜지스터에서 분리하기 위해 세 개의 추가 트랜지스터를 추가한다.
• 이 설계는 데이터 동작 중 래치 안정성에 대한 액세스 트랜지스터 변동성의 영향을 줄여 SNM를 향상시킨다.
• 180nm에서 10nm까지의 다수의 공정 노드에서 6T 및 9T SRAM 셀의 성능을 비교하기 위해 Cadence Virtuoso를 사용해 시뮬레이션을 수행했다.
• 분석은 공급 전압 및 임계 전압 변동을 고려한 읽기, 쓰기 및 유지 동작에 대한 SNM에 집중했다.
• 저전력 영역에서의 신뢰성을 평가하기 위해 서브스케일 동작 조건 하에서 성능 지표를 평가했다.

실험 결과

연구 질문

• RQ1 6T SRAM 셀의 정적 노이즈 마진(SNM)은 서브스케일 동작 및 공정 변동성 조건에서 어떻게 악화되는가?
• RQ2 9T SRAM 구조는 6T SRAM에 비해 읽기 및 쓰기 동작 중 SNM를 얼마나 향상시키는가?
• RQ3 9T 설계는 10nm까지의 공급 전압 스케일링 및 기술 미세화 조건에서도 안정성을 유지하는가?
• RQ4 액세스 트랜지스터의 변동성은 6T SRAM의 래치 안정성에 어떤 영향을 미치며, 9T 설계는 이를 어떻게 완화하는가?

주요 결과

• 9T SRAM 설계는 기존의 6T SRAM에 비해 읽기, 쓰기 및 유지 동작에 대한 정적 노이즈 마진(SNM)을 크게 향상시킨다.
• 9T 구조에 세 개의 트랜지스터를 추가함으로써 래치가 액세스 트랜지스터의 변동성에 민감도가 감소하여 안정성이 향상된다.
• 9T SRAM는 서브스케일 동작 조건에서도 높은 SNM를 유지하여 저전압, 저전력 응용 분야에서 더 높은 신뢰성을 제공한다.
• Cadence Virtuoso를 사용한 시뮬레이션 결과, 180nm에서 10nm까지의 모든 평가된 공정 노드에서 9T 셀이 6T SRAM를 뛰어넘는 성능을 보였다.