[논문 리뷰] Prevention of Microarchitectural Covert Channels on an Open-Source 64-bit RISC-V Core

Nils Wistoff, Moritz Schneider외 3명|arXiv (Cornell University)|2020. 05. 01.

Security and Verification in Computing참고 문헌 25인용 수 11

한 줄 요약

이 논문은 운영 체제가 컨텍스트 스위치 시 캐시 유효 비트 및 교체 정책과 같은 보조 상태를 포함한 모든 마이크로아키텍처 상태를 플러시할 수 있도록 허용하는 새로운 RISC-V fence 지시어 fence.t를 제안한다. 오픈소스 64비트 RISC-V 코어에서 평가한 결과, fence.t는 오직 320 사이클의 오버헤드와 극히 낮은 하드웨어 비용으로 다섯 가지 알려진 마이크로아키텍처 코어트 채널을 완전히 제거했으며, 하드웨어 지원이 있는 타이밍 보호가 강력한 시스템 보안을 위해 실현 가능하고 필수적임을 입증한다.

ABSTRACT

Covert channels enable information leakage across security boundaries of the operating system. Microarchitectural covert channels exploit changes in execution timing resulting from competing access to limited hardware resources. We use the recent experimental support for time protection, aimed at preventing covert channels, in the seL4 microkernel and evaluate the efficacy of the mechanisms against five known channels on Ariane, an open-source 64-bit application-class RISC-V core. We confirm that without hardware support, these defences are expensive and incomplete. We show that the addition of a single-instruction extension to the RISC-V ISA, that flushes microarchitectural state, can enable the OS to close all five evaluated covert channels with low increase in context switch costs and negligible hardware overhead. We conclude that such a mechanism is essential for security.

연구 동기 및 목표

• 오픈소스 64비트 RISC-V 코어에서 마이크로아키텍처 코어트 채널의 존재 여부와 용량을 평가하는 것.
• 하드웨어 지원이 없는 상황에서 소프트웨어 중심의 방어 조치가 이러한 채널에 대해 얼마나 효과적이고 효율적인지 평가하는 것.
• 캐시 라인의 유효 비트와 같은 제1차 마이크로아키텍처 상태만 초기화하는 것이 유출을 방지하는 데 부족함을 증명하는 것.
• 모든 공격 가능한 마이크로아키텍처 상태를 완전히 플러시할 수 있도록 하는 새로운 하드웨어 지시어 fence.t를 설계하고 평가하는 것.
• 현대 운영 체제에서 타이밍 채널을 원칙적으로 방지하기 위해 이러한 메커니즘이 실용적이고 필수적임을 보여주는 것.

제안 방법

• 저자들은 운영 체제가 캐시, TLB, 브랜치 예측기, 프리패처 등 여러 구성 요소의 마이크로아키텍처 상태를 선택적으로 플러시할 수 있도록 허용하는 새로운 RISC-V 지시어 fence.t를 구현했다.
• fence.t 지시어는 캐시 라인의 유효 비트와 같은 주요 상태 외에도 캐시 교체 정책 상태 기계와 같은 보조 상태까지 플러시하도록 설계되었다.
• 이 메커니즘은 순서 없는 64비트 애플리케이션 클래스 프로세서인 Ariane RISC-V 코어에 통합되었으며, 자체 제작된 코어트 채널 측정 프레임워크를 사용해 평가되었다.
• 저자들은 fence.t의 지연 시간과 하드웨어 비용을 측정했으며, 특히 캐시 플러시 동작에 중점을 두었고, 기존의 소프트웨어 중심 접근 방식과 비교했다.
• 저자들은 fence.t 지시어가 캐시 기반, TLB 기반, 브랜치 예측기 기반 타이밍 채널을 포함한 다섯 가지 알려진 마이크로아키텍처 코어트 채널에 대해 효과성을 평가했다.
• 실제 FPGA 기반 측정을 통해 하드웨어 자원 활용도를 측정하여 면적과 전력 오버헤드가 극히 낮음을 확인했다.

실험 결과

연구 질문

• RQ1 기존의 마이크로아키텍처 코어트 채널이 오픈소스 64비트 RISC-V 코어에서 성공적으로 악용 가능한가?
• RQ2 현대 RISC-V 프로세서에서 소프트웨어 중심의 마이크로아키텍처 타이밍 채널 방어 조치는 효과적이고 효율적인가?
• RQ3 유효 비트와 같은 제1차 마이크로아키텍처 상태만 초기화하는 것이 코어트 채널 유출을 방지하는 데 충분한가, 아니면 보조 상태가 악용될 수 있는가?
• RQ4 fence.t라는 새로운 하드웨어 지시어가 공격 가능한 모든 마이크로아키텍처 상태를 완전하고 저오버헤드로 플러시할 수 있는가?
• RQ5 실제 RISC-V 코어에 이러한 메커니즘을 통합할 경우 성능 및 하드웨어 비용에 어떤 영향을 미치는가?

주요 결과

• 캐시, TLB, 브랜치 예측기, 프리패처 기반의 다섯 가지 확립된 마이크로아키텍처 코어트 채널이 수정되지 않은 Ariane RISC-V 코어에서 성공적으로 구현되었으며, Intel 및 Arm 프로세서에서 관측된 용량과 유사했다.
• 소프트웨어 중심의 방어 전략은 특히 제1차 상태(예: 유효 비트)만 초기화하는 경우에 비용이 지나치게 높고 효과적이지 못한 것으로 밝혀졌다.
• 캐시 라인 교체 정책을 제어하는 상태 기계와 같은 보조 마이크로아키텍처 상태는 여전히 코어트 채널로 악용될 수 있었으며, 이는 부분적인 플러시로는 부족함을 증명했다.
• 제안된 fence.t 지시어는 모든 다섯 가지 코어트 채널을 성공적으로 제거했으며, 유출가 측정 정확도 이하로 낮췄다.
• Ariane 코어에서 fence.t 지시어는 오직 320 사이클의 오버헤드만 발생시켰으며, 일반적인 파artition 스위치 빈도(1 kHz 이하)에서는 무시할 만큼 낮은 수준이었다.
• FPGA 기반 하드웨어 자원 활용도 측정 결과, LUT 사용량이 1% 미만으로 증가하여 면적과 전력 오버헤드가 극히 낮음을 확인했다.