[논문 리뷰] Quantitative Expressiveness of Instruction Sequence Classes for Computation on Single Bit Registers

J.A. Bergstra|arXiv (Cornell University)|2019. 04. 18.

Computability, Logic, AI Algorithms참고 문헌 15인용 수 6

한 줄 요약

이 논문은 단일 비트 레지스터를 대상으로 하는 지시어 시퀀스의 정량적 표현력 프레임워크를 제안하며, 프로그램 크기의 척도로 LLOC(Lines of Code)를 사용한다. 덧셈과 패리티 체크와 같은 기본 연산에 대해 지시어 시퀀스 길이의 상한을 설정하며, 비트 보수 연산이 n비트 덧셈의 LLOC를 14n−5에서 8n으로 줄임을 보여주고, 정의된 인터페이스 하에서 최소 지시어 시퀀스를 규명한다.

ABSTRACT

The number of instructions of an instruction sequence is taken for its logical SLOC, and is abbreviated with LLOC. A notion of quantitative expressiveness is based on LLOC and in the special case of operation over a family of single bit registers a collection of elementary properties are established. A dedicated notion of interface is developed and is used for stating relevant properties of classes of instruction sequences

연구 동기 및 목표

• LLOC(Lines of Code)를 프로그램 크기의 대체 척도로 사용하여 지시어 시퀀스의 표현력을 정량화하는 것을 목적으로 한다.
• 단일 비트 레지스터에서 기본 연산—예를 들어 덧셈과 패리티 체크—을 수행하기 위해 필요한 최소 LLOC를 분석하는 것.
• 형식적 인터페이스 모델을 정의하고 이를 활용하여 지시어 시퀀스의 최소 LLOC를 제약하고 최적화하는 것.
• 지시어 기능(예: 비트 보수, 점프)이 LLOC 효율성에 미치는 영향을 조사하는 것.
• 특정 인터페이스 제약 조건 하에서 덧셈을 위한 더 짧은 지시어 시퀀스가 존재하는지 탐색하는 것.

제안 방법

• LLOC는 PGA 스타일의 지시어 시퀀스에 포함된 지시어 수로 정의되며, 세미콜론 수에 1을 더한 값이 총 지시어 수가 된다.
• 형식적 인터페이스 모델이 도입되며, 입력/출력 동작과 레지스터 역할(입력, 출력, 입력/출력, 보조)을 명시하여 프로그램 의미의 정확한 기술을 가능하게 한다.
• 기본 지시어, 테스트, 점프, 종료 지시어를 사용하여 덧셈과 패리티를 위한 지시어 시퀀스를 구성하고, LLOC를 정확히 세는 방식이다.
• 최적화 기법으로는 출력 레지스터를 캐리 비트로 재사용하고, 보조 캐리 레지스터를 제거하기 위해 비트 보수를 활용하는 것이다.
• 뒤로 점프와 큰 점프의 지시어 수에 미치는 영향을 분석하며, 모순 추론을 통해 상한을 유도한다.
• 인터페이스 제약 조건과 서비스 패밀리 조합을 사용하여 제약 조건을 형식화하고 LLOC에 대한 조합적 추론을 가능하게 한다.

실험 결과

연구 질문

• RQ1 인터페이스 $I''_n$ 상에서 n비트 덧셈을 위한 단일 패assing 지시어 시퀀스가 LLOC 14n−5 이하로 달성 가능한가?
• RQ2 인터페이스 $I'''_n$ 상에서 n비트 덧셈을 위한 단일 패assing PGA 지시어 시퀀스가 LLOC 8n 이하로 달성 가능한가?
• RQ3 단일 비트 레지스터를 사용하여 n비트 입력에 대해 패리티 체크를 수행할 때, 달성 가능한 최소 LLOC는 얼마인가?
• RQ4 뒤로 점프와 큰 점프는 단일 비트 레지스터에서 함수를 계산하는 데 있어 최소 LLOC에 어떤 영향을 미치는가?
• RQ5 보조 레지스터를 도입하지 않고도 비트 보수의 사용이 산술 연산에서 LLOC를 줄일 수 있는가?

주요 결과

• 인터페이스 $I'_n$ 상에서 n비트 덧셈을 위한 지시어 시퀀스는 LLOC 14n + 3으로 구성되었고, 첫 반복 최적화를 통해 14n−5로 감소되었다.
• 출력 캐리 레지스터를 일시적 저장소로 재사용함으로써, 인터페이스 $I''_n$ 상에서 덧셈의 LLOC는 14n + 1로 감소되었고, 불필요한 검사 제거로 14n−5로 추가로 감소되었다.
• 비트 보수를 활용함으로써, 인터페이스 $I'''_n$ 상에서 n비트 덧셈을 위한 지시어 시퀀스는 LLOC 8n을 달성하여 코드 크기를 크게 줄였다.
• 논문은 k개의 입력에 대해 정확히 패리티를 계산할 수 있는 지시어 시퀀스가 k+2개 이하의 지시어로는 존재할 수 없다는 것을 증명하며 하한을 설정하였다.
• 모순 추론을 통해 큰 점프는 피할 수 없는 입력 재읽기와 점프 지시어를 위한 공간 부족으로 인해 LLOC를 일정 수준 이하로 줄일 수 없다는 것을 보였다.
• 인터페이스의 사용은 LLOC에 대한 정밀한 제어를 가능하게 하며, 구조적 최적화를 통해 최소 지시어 시퀀스의 구축을 가능하게 하였다.