[논문 리뷰] Quantum circuit optimization by topological compaction in the surface code

Adam Paetznick, Austin G. Fowler|arXiv (Cornell University)|2013. 04. 09.

Quantum Computing Algorithms and Architecture참고 문헌 45인용 수 21

한 줄 요약

이 논문은 표면 코드에서 위상수축을 사용하여 고장 내성 양자 회로 최적화 기법을 제안한다. 이는 고정된 2D 큐비트 격자에서 계산 시간을 최소화하기 위한 것이다. 두 가지 휴리스틱 알고리즘—력향 기반 및 시뮬레이티드 어닐링—을 도입하여 브레이드를 위상적으로 변형함으로써 공간-시간 오버헤드를 줄이고, 소규모 예제에서 상당한 압축을 달성한다.

ABSTRACT

The fragile nature of quantum information limits our ability to construct large quantities of quantum bits suitable for quantum computing. An important goal, therefore, is to minimize the amount of resources required to implement quantum algorithms, many of which are serial in nature and leave large numbers of qubits idle much of the time unless compression techniques are used. Furthermore, quantum error-correcting codes, which are required to reduce the effects of noise, introduce additional resource overhead. We consider a strategy for quantum circuit optimization based on topological deformation in the surface code, one of the best performing and most practical quantum error-correcting codes. Specifically, we examine the problem of minimizing computation time on a two-dimensional qubit lattice of arbitrary, but fixed dimension, and propose two algorithms for doing so.

연구 동기 및 목표

• 오류 보정과 기하학적 제약으로 인한 높은 자원 오버헤드 문제를 해결한다.
• 고정된 크기의 2D 큐비트 격자에서 고장 내성 양자 회로의 계산 시간(높이)을 최소화한다.
• 국소성과 위상구조를 고려한 자동화된 전역 최적화 기법을 개발하여 수동적이고 사례 기반의 회로 재작성 방식을 피한다.
• 격자 경계 내에서 위상 브레이드를 압축함으로써 근접한 이웃 아키텍처에 양자 회로를 효율적으로 매핑할 수 있도록 한다.
• 기존 최적화 방법이 종종 수동적이거나 고장 내성 없이 제한되는 것에 대비하여 확장 가능한 고장 내성 대안을 제공한다.

제안 방법

• 표면 코드에서 고장 내성 양자 회로를 유연한 위상 객체로 간주하고, 브레이드 변형을 통해 공간-시간에서 회로를 압축한다.
• x, y, z 좌표에 대해 가중 방향 그래프를 모델링하여 회로 제약 조건을 표현하며, 노드 위치는 경계 노드에서부터 최장 경로 알고리즘을 통해 계산한다.
• 공간적 의존성(예: x_i ≤ x_j + d_ij)을 암시하는 제약 그래프를 사용하여 최적화 중 효율적인 온라인 업데이트와 사이클 탐지를 가능하게 한다.
• 중력과 장력의 물리적 유사성에 기반한 力향 기반 알고리즘을 구현하여 반복적으로 큐비트 연산의 위치를 압축된 구성으로 이동시킨다.
• 온도 스케줄을 적용한 시뮬레이티드 어닐링을 사용하여 해 공간을 탐색하고, x, y, z 차원에서 경계 상자 크기를 줄이는 데 유리한 이동을 선호한다.
• 다단계 비용 함수를 사용한다: 먼저 x-경계 상자 크기를 최소화하고, 그 다음 y, 그 다음 높이를 최소화하여 회로가 고정된 격자 치수에 맞도록 보장한다.

실험 결과

연구 질문

• RQ1 표면 코드에서의 위상 변형을 이용해 고정된 2D 큐비트 격자에서 고장 내성을 유지하면서도 양자 회로를 압축적으로 표현할 수 있는가?
• RQ2 힘향 기반 및 시뮬레이티드 어닐링과 같은 휴리스틱 알고리즘이 표면 코드 브레이드의 계산 시간(높이)을 최소화하는 데 얼마나 효과적인가?
• RQ3 기존의 브레이드 표현 방식에 비해 전역적 회로 최적화가 공간-시간 오버헤드를 어느 정도 줄일 수 있는가?
• RQ4 기하학적 제약 조건 하에서 브레이드 압축 문제는 NP-완전인가? 이 추측에 대한 증거는 무엇인가?
• RQ5 비위상적 브레이드 항등식을 자동 최적화 도구에 통합하여 자원 효율성을 추가로 향상시킬 수 있는가?

주요 결과

• 제안된 힘향 기반 및 시뮬레이티드 어닐링 알고리즘이 고정된 2D 큐비트 격자 내에서 양자 회로를 성공적으로 압축하여 공간-시간 오버헤드를 줄였다.
• 제약 그래프를 통해 최적화 중 효율적인 온라인 업데이트와 타당성 검사를 가능하게 하였으며, 가중치를 반전한 후 다익스트라 알고리즘을 사용해 선형 시간 내에 최장 경로 계산이 가능했다.
• 표면 코드 내에서 운영되어 고장 내성을 보장하며, 다양한 근접 이웃 아키텍처로 직접 매핑이 가능했다.
• 소규모 예제에서는 기존의 표준 브레이드 표현 방식에 비해 상당한 압축 개선 효과를 보였지만, 정량적 지표는 보고되지 않았다.
• 저자들은 브레이드 압축 문제가 VLSI 배치 및 컨테이너 로딩 문제와 유사한 점을 바탕으로 NP-완전일 것이라고 추측한다.
• 이 방법은 확장 가능하며, 유전 알고리즘 또는 하이브리드 최적화 전략과 같은 추가 기법을 통합함으로써 향상시킬 수 있다.