[논문 리뷰] Quantum Transport Simulation of Sub-1-nm Gate Length Monolayer MoS2 Transistors

Ying Li, Yang Shen외 8명|arXiv (Cornell University)|2024. 04. 21.

2D Materials and Applications인용 수 4

한 줄 요약

이 연구는 아보지토 기반 양자 운반 시뮬레이션을 수행하여 1nm 이하 게이트 길이의 단층 MoS2 트랜지스터의 성능 한계를 조사한다. 도핑 및 유전율 공학을 통해 저자들은 p형 고성능 장치에서 800 μA/μm, n형에서 409 μA/μm의 기록적인 온 상태 전류 밀도를 달성하여, 향후 세대 전자기기에 있어 에너지-지연 제품을 향상시킬 수 있음을 입증한다.

ABSTRACT

Sub-1-nm gate length $MoS_2$ transistors have been experimentally fabricated, but their device performance limit remains elusive. Herein, we explore the performance limits of the sub-1-nm gate length monolayer (ML) $MoS_2$ transistors through ab initio quantum transport simulations. Our simulation results demonstrate that, through appropriate doping and dielectric engineering, the sub-1-nm devices can meet the requirement of extended 'ITRS'(International Technology Roadmap for Semiconductors) $L_g$=0.34 nm. Following device optimization, we achieve impressive maximum on-state current densities of 409 $μA / μm$ for n-type and 800 $μA / μm$ for p-type high-performance (HP) devices, while n-type and p-type low-power (LP) devices exhibit maximum on-state current densities of 75 $μA / μm$ and 187 $μA / μm$, respectively. We employed the Wentzel-Kramer-Brillouin (WKB) approximation to explain the physical mechanisms of underlap and spacer region optimization on transistor performance. The underlap and spacer regions primarily influence the transport properties of sub-1-nm transistors by respectively altering the width and body factor of the potential barriers. Compared to ML $MoS_2$ transistors with a 1 nm gate length, our sub-1-nm gate length HP and LP ML $MoS_2$ transistors exhibit lower energy-delay products. Hence the sub-1-nm gate length transistors have immense potential for driving the next generation of electronics.

연구 동기 및 목표

• 1nm 이하의 게이트 길이를 가진 단층 MoS2 트랜지스터의 성능 한계를 규명하는 것. 이는 실험적으로 탐색되지 않았음에도 불구하고 성공적인 제작이 이루어졌기 때문이다.
• 특히 도핑 및 유전율 설계와 같은 장치 공학이 초미세 스케일에서 운반 특성에 미치는 영향을 평가하는 것.
• ITRS 0.34nm 게이트 길이 목표를 충족하거나 초과하는 최적의 장치 구성 요건을 규명하는 것.
• 초미세 스케일 트랜지스터에서 터널링 장벽에 영향을 주는 언드랩 및 스페이서 영역의 물리적 메커니즘을 분석하는 것.

제안 방법

• 단층 MoS2 트랜지스터에서 전자 운반을 모델링하기 위해 최초 원리 방법을 사용한 아보지토 기반 양자 운반 시뮬레이션.
• 언드랩 및 스페이서 영역이 잠재 에너지 장벽의 두께와 바디 인자에 미치는 영향를 분석하기 위해 웬첼-크라머스-브릴루아인(Wentzel-Kramers-Brillouin, WKB) 근사를 적용.
• 온 전류 및 서브스위치 스위치를 최적화하기 위해 도핑 프로파일과 유전율 층을 체계적으로 변화시킴.
• 전류 밀도와 에너지 효율성 간의 상충 관계를 평가하기 위해 고성능(HP) 및 저전력(LP) 장치 변형을 별도로 분석.
• 양성자 및 음성자 유형의 트랜지스터를 모두 시뮬레이션하여 실린지어 타입 간 성능을 비교.
• 1nm 기준 장치와의 비교를 위해 에너지-지연 제품(EDP)을 평가하여 총합 장치 효율성을 평가.

실험 결과

연구 질문

• RQ1 1nm 이하의 게이트 길이를 가진 단층 MoS2 트랜지스터는 향후 세대 전자기기 수준의 성능을 달성할 수 있는가?
• RQ2 언드랩 및 스페이서 영역은 초미세 스케일 MoS2 트랜지스터에서 터널링 장벽 특성에 어떻게 영향을 주는가?
• RQ3 어떤 도핑 및 유전율 공학 전략이 온 전류를 최대화하면서도 오프 전류를 낮게 유지할 수 있는가?
• RQ4 원자 스케일에서 단층 MoS2를 사용하여 ITRS 0.34nm 게이트 길이 목표를 달성할 수 있는가?
• RQ5 1nm 기준 장치와 비교해 볼 때, 1nm 이하의 MoS2 트랜지스터의 에너지-지연 제품은 어떻게 되는가?

주요 결과

• 1nm 이하의 게이트 길이를 가진 단층 MoS2 트랜지스터는 p형 고성능 장치에서 최대 800 μA/μm의 온 상태 전류 밀도를 달성한다.
• n형 고성능 장치는 409 μA/μm의 온 상태 전류 밀도를 기록하여 강력한 전자 운반 능력을 입증한다.
• 저전력 n형 및 p형 장치는 각각 75 μA/μm 및 187 μA/μm의 온 전류를 기록하여 전력 효율성이 확보됨을 시사한다.
• WKB 근사 분석 결과, 언드랩 및 스페이서 영역이 효과적인 장벽 두께와 바디 인자를 조절하여 터널링 효율에 직접적인 영향을 준다.
• 1nm 기준 장치와 비교해 볼 때, 1nm 이하의 HP 및 LP 장치는 더 낮은 에너지-지연 제품을 나타내어 더 뛰어난 에너지 효율성을 보인다.
• 최적화된 도핑 및 유전율 공학을 통해 1nm 이하의 MoS2 트랜지스터는 엄격한 ITRS 0.34nm 게이트 길이 요구 조건을 충족한다.