[논문 리뷰] Read Disturb Errors in MLC NAND Flash Memory

Yu Cai, Yixin Luo외 4명|arXiv (Cornell University)|2018. 05. 08.

Advanced Data Storage Technologies참고 문헌 21인용 수 9

한 줄 요약

이 논문은 2Y-nm MLC NAND 플래시 메모리에서 읽기 방해 오류의 최초 실험적 특성화를 제시하며, 임계 전압 이격이 읽기 횟수, 마모, 통과 전압과 함께 증가함을 규명한다. 두 가지 기법을 제안한다: 내구성에서 오류를 21% 감소시키는 동적 통과 전압 튜닝 기법과, 이전에 복구 불가능했던 오류를 수정하는 확률적 복구 메커니즘(RDR)으로, 원시 비트 오류율을 36% 감소시킨다.

ABSTRACT

This paper summarizes our work on experimentally characterizing, mitigating, and recovering read disturb errors in multi-level cell (MLC) NAND flash memory, which was published in DSN 2015, and examines the work's significance and future potential. NAND flash memory reliability continues to degrade as the memory is scaled down and more bits are programmed per cell. A key contributor to this reduced reliability is read disturb, where a read to one row of cells impacts the threshold voltages of unread flash cells in different rows of the same block. For the first time in open literature, this work experimentally characterizes read disturb errors on state-of-the-art 2Y-nm (i.e., 20-24 nm) MLC NAND flash memory chips. Our findings (1) correlate the magnitude of threshold voltage shifts with read operation counts, (2) demonstrate how program/erase cycle count and retention age affect the read-disturb-induced error rate, and (3) identify that lowering pass-through voltage levels reduces the impact of read disturb and extend flash lifetime. Particularly, we find that the probability of read disturb errors increases with both higher wear-out and higher pass-through voltage levels. We leverage these findings to develop two new techniques. The first technique mitigates read disturb errors by dynamically tuning the pass-through voltage on a per-block basis. Using real workload traces, our evaluations show that this technique increases flash memory endurance by an average of 21%. The second technique recovers from previously-uncorrectable flash errors by identifying and probabilistically correcting cells susceptible to read disturb errors. Our evaluations show that this recovery technique reduces the raw bit error rate by 36%.

연구 동기 및 목표

• 최신 2Y-nm MLC NAND 플래시 메모리에서 읽기 방해 오류를 실험적으로 특성화하는 것. 이 현상은 이전에 열린 문헌에서 다루지 않은 분야였다.
• 읽기 작동 횟수, 프로그램/에르제 사이클 횟수, 보관 기간과 같은 요소들이 읽기 방해로 인한 임계 전압 이격의 크기에 어떻게 영향을 미치는지 이해하는 것.
• 통과 전압 수준이 읽기 방해 심각도와 플래시 수명에 미치는 영향을 조사하는 것.
• 블록 단위로 통과 전압을 동적으로 조정하여 읽기 방해를 줄이는 경량이고 동적인 완화 기법을 개발하는 것.
• 읽기 방해 오류에 취약한 셀을 식별하고 확률적으로 수정하는 새로운 복구 기법을 설계하는 것.

제안 방법

• 다양한 읽기 횟수, 마모 수준, 보관 시간 조건에서 임계 전압 이격을 측정하기 위해 실제 2Y-nm MLC NAND 플래시 칩을 대상으로 광범위한 실험을 수행하였다.
• 제안된 $V_{pass}$ Tuning: 읽기 중 터널링에 의해 유도되는 임계 전압 이격을 최소화하기 위해 블록 단위로 동적으로 통과 전압을 조정하는 기법.
• 읽기 방해 복구(RDR): 공정 변동성을 활용하여 읽기 방해에 취약한 셀을 식별하고 수정하는 확률적 오류 복구 기법.
• 실제 워크로드 트레이스를 사용하여 $V_{pass}$ Tuning의 내구성 향상 효과를 평가하였으며, 평균 21%의 플래시 수명 증가를 입증하였다.
• 실제 플래시 칩에서 RDR를 평가하여, 이전에 복구 불가능했던 오류를 수정함으로써 원시 비트 오류율을 36% 감소시켰다.
• 공정 변동성으로 인해 셀 간 읽기 방해 이격의 크기가 다르게 나타나는 현상을 활용하여, 대상 지정형 확률적 수정을 가능하게 하였다.

실험 결과

연구 질문

• RQ1 2Y-nm MLC NAND 플래시에서 읽기 작동 횟수, 프로그램/에르제 사이클 횟수, 보관 기간이 읽기 방해로 인한 임계 전압 이격의 크기에 어떻게 영향을 미치는가?
• RQ2 통과 전압을 낮추는 것이 읽기 방해 오류를 얼마나 줄이고 플래시 메모리 수명을 얼마나 연장하는가?
• RQ3 플래시 칩 내부의 공정 변동성을 활용하여 읽기 방해에 취약한 셀을 식별하고 확률적으로 수정할 수 있는가?
• RQ4 현대 플래시 메모리 시스템에서 워크로드 국소성은 읽기 방해 오류 발생에 어떤 영향을 미치는가?
• RQ5 동적 통과 전압 튜닝 기법은 실제 플래시 컨트롤러에서 실용적이고 저비용의 완화 기법으로 사용될 수 있는가?

주요 결과

• 현대 2Y-nm MLC NAND 플래시에서 읽기 방해로 인한 임계 전압 이격은 읽기 횟수가 증가함에 따라 크게 증가하며, 최소 20,000회 읽기 이후에도 오류가 발생할 수 있다.
• 마모 수준(프로그램/에르제 사이클 횟수)이 높을수록 보관 기간이 길어질수록 읽기 방해 오류의 발생 확률이 증가한다.
• 통과 전압을 낮추면 임계 전압 이격의 크기가 감소하고 읽기 방해 영향이 완화되어 플래시 메모리 수명이 연장된다.
• $V_{pass}$ Tuning은 블록 단위로 통과 전압을 동적으로 조정함으로써 읽기 방해 오류를 줄이며, 실제 워크로드 하에서 플래시 내구성을 평균 21% 향상시킨다.
• RDR 복구 기법은 읽기 방해에 가장 취약한 셀을 식별하고 확률적으로 수정함으로써 원시 비트 오류율을 36% 감소시킨다.
• 플래시 칩 내부의 공정 변동성으로 인해 읽기 방해에 대한 취약도가 셀 간으로 다르게 나타나며, 이는 RDR와 같은 대상 지정형 복구 기법 설계를 가능하게 한다.