[논문 리뷰] Realizing lateral wrap-gated nanowire FETs: Controlling gate length with chemistry rather than lithography

Kristian Storm, Gustav Nylund외 2명|Figshare|2012. 01. 18.

Advancements in Semiconductor Devices and Circuit Design인용 수 4

한 줄 요약

이 논문은 추가 라이소그래피가 필요 없도록 단일 습식 에칭을 통해 게이트 길이를 정밀하게 제어하는 새로운 화학 기반 방법을 제시한다. 이는 횡방향 랩게이트 나노와이어 FET를 제조하는 데에 사용되며, 강력하고 대칭적인 게이팅을 가능하게 하여 4 K에서 32 mV/데카드의 이르기까지의 서브스브리지드 슬로프를 달성한다. 이는 전기적 성능을 크게 향상시키고, 일차원 양자 운반 및 센싱 분야의 고급 연구를 가능하게 한다.

ABSTRACT

An important consideration in miniaturizing transistors is maximizing the coupling between the gate and the semiconductor channel. A nanowire with a coaxial metal gate provides optimal gate-channel coupling, but has only been realized for vertically oriented nanowire transistors. We report a method for producing laterally oriented wrap-gated nanowire field-effect transistors that provides exquisite control over the gate length via a single wet etch step, eliminating the need for additional lithography beyond that required to define the source/drain contacts and gate lead. It allows the contacts and nanowire segments extending beyond the wrap-gate to be controlled independently by biasing the doped substrate, significantly improving the sub-threshold electrical characteristics. Our devices provide stronger, more symmetric gating of the nanowire, operate at temperatures between 300 to 4 Kelvin, and offer new opportunities in applications ranging from studies of one-dimensional quantum transport through to chemical and biological sensing.

연구 동기 및 목표

• 더 높은 게이트-채널 커플링 성능을 확보하기 위해 스케일업 가능하고 라이소그래피를 최소화한 횡방향 랩게이트 나노와이어 FET 제조 방법을 개발하는 것.
• 기존 횡방향 게이팅 방법이 초래하는 전하 비균일성과 열악한 서브스브리지드 특성 등의 한계를 극복하는 것.
• 기판 바이어스를 통해 게이트 이외의 접점과 나노와이어 세그먼트를 독립적으로 제어할 수 있도록 하는 것.
• 저온에서의 양자 운반 및 센싱 응용 분야에서 향상된 성능을 확보하기 위해 강력하고 대칭적인 게이팅을 실현하는 것.
• 고성능 전자기기 및 기능화된 센싱 플랫폼과 모두 호환 가능한 제조 공정을 구현하는 것.

제안 방법

• 자기조립된 InAs 나노와이어에 75 nm의 InAs0.95P0.05 세그먼트를 포함시키고, ALD 및 스퍼터링을 통해 각각 12 nm의 Al2O3, 16.5 nm의 W, 11.5 nm의 Au, 그리고 다시 12 nm의 Al2O3를 코ating한다.
• 고체 doping된 Si 기판에 30 nm의 SiO2 및 10 nm의 HfO2 이중층을 형성하여 에칭 동안 기판을 보호한다.
• 전자빔 라이소그래피를 통해 PMMA 리지스트 층 위에 소스 및 드레인 접점을 정의하며, 랩게이트 및 외부 산화막은 그대로 유지한다.
• 게이트 길이 제어를 위해 세 단계의 습식 에칭을 시행한다: BHF는 외부 Al2O3를 제거하고, 요오드 기반 Au 에칭이 게이트 길이를 정의하며, H2O2는 노출된 W를 제거한다.
• HfO2 층은 선택적 에칭 속도가 느려 BHF 및 H2O2 단계에서 SiO2 기판이 손상되지 않도록 보호한다.
• 열증착 및 리프오프 공정을 통해 게이트 리드와 Ni/Au 접점을 형성하여 기판 및 랩게이트 제어를 독립적으로 구현한다.

실험 결과

연구 질문

• RQ1 추가 라이소그래피 없이 단일 습식 에칭 단계로 횡방향 랩게이트 나노와이어 FET의 게이트 길이를 정밀하게 제어할 수 있는가?
• RQ2 독립적인 기판 바이어스가 접점 저항을 향상시키면서도 랩게이트의 강력하고 대칭적인 제어를 유지하는가?
• RQ3 저온에서 횡방향 랩게이트 나노와이어 FET의 서브스브리지드 성능은 어떠한가? 기존의 게이팅 방법과 비교해 볼 때 어떤가?
• RQ4 장치 아키텍처가 고감도 전자 측정과 동시에 노출된 Au 게이트 표면을 통한 직접적인 생체화학적 기능화를 지원할 수 있는가?
• RQ5 에칭 농도 및 시간에 의한 게이트 길이 조정이 장치 성능과 재현성에 어떤 영향을 미치는가?

주요 결과

• 실온에서 랩게이트의 역서브스브리지드 슬로프는 196 mV/데카드를 기록하였으며, 기판 게이팅으로 확보한 1480 mV/데카드보다 뚜렷이 우수하다.
• 4 K에서 랩게이트의 역서브스브리지드 슬로프는 32 mV/데카드로 향상되었고, 온-오프 비율은 10^6를 초과하고 오프 전류는 1 pA 이하였다.
• 칩 A에 존재하는 17개 장치의 평균 서브스브리지드 슬로프는 198 ± 38 mV/데카드로 나타나 높은 재현성과 일관성을 보였다.
• 기판 게이트는 저전류 영역에서 접점에 악영향을 미치는 것으로 인해 더 노이지한 반응을 보였지만, 랩게이트는 더 깔끔하고 대칭적인 제어를 제공하였다.
• 이 방법은 소스/드레인 접점 정의 외 추가 라이소그래피 없이도 단일 습식 에칭 단계로 게이트 길이를 조절할 수 있도록 한다.
• 노출된 Au 게이트 표면은 티올 결합을 통해 항체와 직접 기능화 가능하여 바이오센싱 응용에 활용 가능하다.