[논문 리뷰] Recent Advances in DRAM and Flash Memory Architectures

Onur Mutlu, Saugata Ghose외 1명|arXiv (Cornell University)|2018. 05. 17.

Advanced Data Storage Technologies참고 문헌 8인용 수 6

한 줄 요약

이 논문은 DRAM 및 NAND 플래시 메모리 아키텍처에 대한 종합적인 분석을 제시하며, 지연, 에너지, 신뢰성 및 수명의 한계를 해결하기 위해 저비용·저오버헤드 기법을 제안한다. 장치 수준의 특성 분석과 아키텍처 혁신—예를 들어 계층적, 적응형, 유연한 지연 DRAM 설계 및 플래시 메모리의 오류 완화 기법—을 활용하여, 비용이 많이 들지 않는 하드웨어 변경 없이도 성능, 에너지 효율성, 내구성 향상이 크게 이루어진다.

ABSTRACT

This article features extended summaries and retrospectives of some of the recent research done by our group, SAFARI, on (1) understanding, characterizing, and modeling various critical properties of modern DRAM and NAND flash memory, the dominant memory and storage technologies, respectively; and (2) several new mechanisms we have proposed based on our observations from these analyses, characterization, and modeling, to tackle various key challenges in memory and storage scaling. In order to understand the sources of various bottlenecks of the dominant memory and storage technologies, these works perform rigorous studies of device-level and application-level behavior, using a combination of detailed simulation and experimental characterization of real memory and storage devices.

연구 동기 및 목표

• DRAM 및 플래시 스케일링 정체로 인해 현대 메모리 및 스토리지 시스템에서 증가하는 성능, 에너지, 신뢰성의 한계를 해결한다.
• DRAM 및 NAND 플래시에서 이전에 알려지지 않은 장치 수준의 행동—예를 들어 지연 변동, RowHammer, 유지 오류, 읽기 방해—을 식별하고 특성화한다.
• 장치 이질성과 오류 패턴을 활용하여 저비용·저오버헤드 아키텍처 기법을 개발하여 시스템 수준의 성능과 신뢰성을 향상시킨다.
• Ramulator(시뮬레이터) 및 SoftMC(DRAM 특성 분석 플랫폼)와 같은 핵심 도구를 오픈소스화하여 향후 연구를 가능하게 한다.

제안 방법

• 세밀한 제어와 측정이 가능한 맞춤형 FPGA 기반 테스트 플랫폼을 사용하여 실제 DRAM 및 NAND 플래시 장치의 상세한 실험적 특성 분석을 수행한다.
• 다양한 워크로드에서 블로킹 요인을 분석하고 아키텍처 솔루션을 평가하기 위해 애플리케이션 수준 및 시스템 수준의 시뮬레이션을 수행한다.
• 전체 저지연 DRAM 비용 없이 성능 향상을 위해 표준 DRAM 내에서 저지연 버퍼를 격리하는 Tiered-Latency DRAM(TL-DRAM)을 제안한다.
• 측정된 모듈 수준의 지연 변동에 기반해 타이밍 마진을 동적으로 줄이는 Adaptive-Latency DRAM(AL-DRAM)을 도입한다.
• DRAM 모듈 내에서 더 빠른 셀로 메모리 액세스를 라우팅하여 모듈 내 지연 이질성을 활용하는 Flexible-Latency DRAM(FLY-DRAM)을 개발한다.
• 성능 제약 내에서 DRAM 지연, 신뢰성, 공급 전압 간의 동적 트레이드오프를 통해 에너지 절감을 실현하는 Voltron을 설계한다.

실험 결과

연구 질문

• RQ1 고비용 전용 메모리 하드웨어에 의존하지 않고 DRAM 액세스 지연과 에너지 소비를 어떻게 줄일 수 있는가?
• RQ2 모듈 간 및 모듈 내 DRAM에서 지연 변동의 원인과 특성은 무엇이며, 이를 성능 향상에 어떻게 활용할 수 있는가?
• RQ3 NAND 플래시 메모리의 유지 오류 및 읽기 방해 효과는 데이터 신뢰성에 어떤 영향을 미치며, 이를 완화하거나 활용할 수 있는 메커니즘은 무엇인가?
• RQ4 NAND 플래시의 프로그래밍 알고리즘은 보안 취약성을 유발할 수 있으며, 이를 어떻게 해결할 수 있는가?
• RQ5 DRAM 및 플래시 시스템의 아키텍처 혁신은 향후 비휘발성 메모리 기술로 일반화될 수 있는가?

주요 결과

• DRAM 모듈은 상당한 모듈 간 및 모듈 내 지연 이질성을 보이며, 일부 셀은 다른 셀보다 훨씬 빠르게 동작하므로 지능적인 액세스 라우팅을 통해 성능 향상을 이끌 수 있다.
• RowHammer 취약성은 공격적인 행 활성화 패tern에서 기인하며, 소프트웨어와 하드웨어의 공동 설계 메커니즘을 통해 이를 완화할 수 있다.
• NAND 플래시 메모리는 유지 오류 및 읽기 방해 영향을 받으며, 이는 런타임 메커니즘을 통해 모델링되고 완화되어 SSD 수명이 연장될 수 있다.
• 두 단계 프로그래밍은 데이터 무결성 취약성을 유발할 수 있으며, 본 논문은 이러한 위험을 제거하거나 감소시키는 세 가지 메커니즘을 제안한다.
• 실험적 검증에 기반해 DRAM의 동적 전압 및 타이밍 스케일링은 성능 손실가 지정된 범위 내에서 에너지 소비를 최대 30%까지 줄일 수 있다.
• 오픈소스화된 Ramulator 시뮬레이터 및 SoftMC 플랫폼은 연구 커뮤니티에서 널리 재사용되어 메모리 및 스토리지 시스템에 관한 후속 연구를 가속화했다.