[논문 리뷰] Reducing DRAM Latency by Exploiting Design-Induced Latency Variation in Modern DRAM Chips.

Donghyuk Lee, Samira Khan외 6명|arXiv (Cornell University)|2016. 10. 30.

Parallel Computing and Optimization Techniques참고 문헌 82인용 수 12

한 줄 요약

이 논문은 현대 DRAM 칩에서 주변 회로에 가까운 메모리 셀이 더 빠르게 액세스될 수 있는 설계에 기인한 지연 시간 변동성을 규명하고 이를 활용한다. 저비용의 두 가지 동적 메커니즘을 개발하여 각 영역에서 신뢰성 있는 작동에 필요한 최저 지연 시간을 실시간으로 탐지하고 활용한다. 이 방법은 신뢰성에 영향을 주지 않으면서 DRAM 액세스 지연 시간을 최대 25% 감소시켜 하드웨어 인식 메모리 액세스 최적화를 통해 시스템 성능을 향상시킨다.

ABSTRACT

Variation has been shown to exist across the cells within a modern DRAM chip. Prior work has studied and exploited several prior forms of this variation, such as manufacturing-process- or temperature-induced variation. We empirically observe a new form of variation that exists within a DRAM chip, induced by the design and placement of different components in the DRAM chip, where different regions in DRAM, based on their relative distance from the peripheral structures, require different minimum access latencies for reliable operation. In particular, cells closer to the peripheral structures can be accessed much faster than cells that are farther. We call this phenomenon design-induced variation in DRAM. Our goal, in this work, is to understand and exploit design-induced variation to develop low-cost mechanisms to dynamically find and use the lowest latency a DRAM chip can reliably operate at and thus improve overall system performance while ensuring reliable system operation. To this end, we first experimentally demonstrate and analyze designed-induced variation in modern DRAM devices by testing and characterizing 96 DIMMs (768 DRAM chips). Our characterization identifies DRAM regions that are vulnerable to errors, if operated at lower latency, and finds consistency in their locations across a given DRAM chip generation, due to design-induced variation. Based on our experimental analysis, we develop two mechanisms that reliably reduce DRAM latency.

연구 동기 및 목표

• 컴ponent의 물리적 배치에 의해 유도되는, 이전에 탐색되지 않은 DRAM 칩 내 지연 시간 변동성의 규명 및 특성 분석.
• 설계에 기인한 변동성이 DRAM 칩의 다양한 영역에서 최소 신뢰성 있는 액세스 지연 시간에 미치는 영향 이해.
• 각 DRAM 영역에서 안정적인 작동에 필요한 최저 지연 시간을 식별하고 활용할 수 있는 저비용 동적 메커니즘 개발.
• 영역별 지연 시간 조정을 통해 주변 회로에 가까운 셀에 더 빠른 액세스를 허용하고, 설계에 기인한 변동성을 활용하여 전체 시스템 성능 향상.

제안 방법

• 96개 DIMM(768개 DRAM 칩)을 대상으로 지연 시간 변동성을 실험적으로 특성 분석하여 최소 액세스 지연 시간이 다른 영역을 규명.
• DRAM 칩 내 주변 구조물에 가까운 정도에 따라 지연 시간에 민감한 영역의 공간 분포를 매핑.
• 런타임 중 각 DRAM 영역에서 최저 신뢰성 있는 지연 시간을 탐지하고 적응하는 두 가지 동적 메커니즘 설계 및 구현.
• 영역별 지연 시간 조정을 통해 주변 회로에 가까운 셀에 더 빠른 액세스를 허용하고, 설계에 기인한 변동성을 활용.
• 실험적 특성 분석에 기반해 각 영역의 최소 안전 지연 시간 이하로 작동하지 않도록 하여 신뢰성 확보.

실험 결과

연구 질문

• RQ1 DRAM 칩 내부의 구성 요소 배치가 메모리 셀의 최소 신뢰성 있는 액세스 지연 시간에 어떤 영향을 미치는가?
• RQ2 동일 세대의 DRAM 칩 간에 설계에 기인한 지연 시간 변동성은 어느 정도 일관성이 있는가?
• RQ3 동적이고 영역 인식 기반의 지연 시간 조정은 신뢰성에 영향을 주지 않으면서 전체 DRAM 액세스 지연 시간을 줄일 수 있는가?
• RQ4 다른 칩 영역에서 명목 지연 시간 이하로 DRAM 셀을 작동시킬 경우 성능 및 신뢰성 간의 상충 관계는 어떠한가?

주요 결과

• 설계에 기인한 지연 시간 변동성이 DRAM 칩 전반에 걸쳐 존재하며, 주변 회로에 가까운 셀은 안정적인 작동을 위해 상당히 낮은 액세스 지연 시간이 필요하다.
• 동일 세대의 DRAM 칩 간에 지연 시간에 민감한 영역의 위치는 일관되며, 고정된 설계 레이아웃 덕분이다.
• 제안된 메커니즘은 명목 운영 지연 시간 대비 DRAM 액세스 지연 시간을 최대 25% 감소시킨다.
• 각 영역의 최소 안전 지연 시간 이내에서 작동함으로써 메커니즘은 시스템의 신뢰성을 유지한다.
• 이 방법은 저비용이며 실제 작동 조건에 동적으로 적응하여 하드웨어 재설계 없이 성능 향상을 가능하게 한다.