[논문 리뷰] Reducing the CNOT count for Clifford+T circuits on NISQ architectures

Vlad Gheorghiu, Jiaxin Huang외 3명|arXiv (Cornell University)|2020. 11. 24.

Quantum Computing Algorithms and Architecture인용 수 6

한 줄 요약

이 논문은 NISQ 아키텍처에서 큐비트 연결성 제약이 있는 Clifford+T 회로의 CNOT 게이트 수를 줄이기 위해 스테이너 트리를 사용하는 슬라이스 앤 빌드 방법을 제안한다. 히드로우 게이트에서 회로를 슬라이스하고, 단계별로 단계별로 단계별로 재합성함으로써, 위상 다항식 및 선형 변환 합성 기반으로 회로를 재합성함으로써, SWAP 기반 매핑 대비 최대 50%까지 CNOT 오버헤드를 감소시킨다. 이는 9에서 20 큐비트 아키텍처의 임의의 회로 및 벤치마크 회로에서 특히 효과적이다.

ABSTRACT

While mapping a quantum circuit to the physical layer one has to consider the numerous constraints imposed by the underlying hardware architecture. Connectivity of the physical qubits is one such constraint that restricts two-qubit operations, such as CNOT, to "connected" qubits. SWAP gates can be used to place the logical qubits on admissible physical qubits, but they entail a significant increase in CNOT-count. In this paper we consider the problem of reducing the CNOT-count in Clifford+T circuits on connectivity constrained architectures, like noisy intermediate-scale quantum (NISQ) computing devices. We "slice" the circuit at the position of Hadamard gates and "build" the intermediate {CNOT,T} sub-circuits using Steiner trees, significantly improving on previous methods. We compared the performance of our algorithms while mapping different benchmark and random circuits to some well-known architectures such as 9-qubit square grid, 16-qubit square grid, Rigetti 16-qubit Aspen, 16-qubit IBM QX5 and 20-qubit IBM Tokyo. Our methods give less CNOT-count compared to Qiskit and TKET transpiler as well as using SWAP gates. Assuming most of the errors in a NISQ circuit implementation are due to CNOT errors, then our method would allow circuits with few times more CNOT gates be reliably implemented than the previous methods would permit.

연구 동기 및 목표

• 연결성 제약 조건 하에서 Clifford+T 회로의 CNOT 게이트 수를 줄이기 위해.
• 논리 큐비트를 물리적으로 연결된 큐비트에 매핑할 때 발생하는 SWAP 게이트에 의한 오버헤드를 최소화하기 위해.
• CNOT 게이트가 주로 오류를 유발하므로, NISQ 회로의 신뢰성을 높이기 위해.
• 비용이 많이 드는 SWAP 삽입에 의존하지 않고도 연결성 그래프를 존중하는 확장 가능한 하드웨어 인식 컴파일 전략을 개발하기 위해.

제안 방법

• 히드로우(H) 게이트에서 입력 회로를 슬라이스하여 {CNOT, T, T†, S, S†, X, Y, Z} 하위회로를 분리한다.
• 각 슬라이스에 대해 위상 다항식과 선형 변환을 계산하여 재합성의 지침을 제공한다.
• PHASE-NW-SYNTH 및 LINEAR-TF-SYNTH 알고리즘을 사용하여 파리티 항과 스테이너 트리 원리를 기반으로 CNOT 네트워크를 구축한다.
• 연결성 그래프를 기반으로 큐비트 라우팅을 최적화하여 CNOT 수를 최소화하기 위해 스테이너 트리를 적용한다.
• 두 가지 변형을 구현한다: CNOT-OPT-A는 위상 다항식 계산 이전에 슬라이스를 수행하며, CNOT-OPT-B는 전역 위상 다항식을 먼저 계산한다.
• 9 큐비트 정사각형 격자, 16 큐비트 IBM QX5, 20 큐비트 IBM 도쿄를 포함한 실제 아키텍처에서 성능을 평가한다.

실험 결과

연구 질문

• RQ1 히드로우 게이트에서 회로를 슬라이스하는 것이 연결성 제약이 있는 Clifford+T 회로에서 전역 최적화보다 낮은 CNOT 수를 도출할 수 있는가?
• RQ2 NISQ 아키텍처에서 스테이너 트리 기반 재합성은 SWAP 기반 매핑 대비 CNOT 오버헤드 측면에서 어떻게 비교되는가?
• RQ3 국소적으로 회로 세그먼트를 재합성하는 방식(CNOT-OPT-A)이 전역 위상 다항식 재합성(CNOT-OPT-B)보다 CNOT 수를 줄이는 데 더 우수한가?
• RQ4 위상 다항식 기반 합성은 T-게이트 수를 줄이는데 얼마나 기여할 수 있으며, 이로 인해 CNOT 수가 과도하게 증가하는가?
• RQ5 Qiskit 및 TKET과 같은 최신 컴파일러 대비 CNOT 효율성 측면에서 제안된 방법은 어떻게 비교되는가?

주요 결과

• CNOT-OPT-A는 랜덤 회로에서 Qiskit 및 TKET 대비 최대 50%까지 CNOT 오버헤드를 감소시켰으며, SWAP-템플릿보다도 훨씬 낮은 CNOT 수를 기록했다.
• 벤치마크 회로에서 CNOT-OPT-A는 모든 테스트된 아키텍처에서 SWAP-템플릿 및 Qiskit/TKET보다 낮은 CNOT 오버헤드를 달성했다.
• 국소 최적화 덕분에 CNOT-OPT-A는 CNOT-OPT-B를 능가했으며, 일반적으로 위상 다항식 재합성으로 인해 발생하는 CNOT 수 증가를 완화했다.
• SWAP 기반 매핑보다 낮은 CNOT 수를 달성했으며, 이는 경로 길이 ℓ에서 각 SWAP에 약 6(ℓ−1)개의 CNOT이 필요하기 때문이다.
• IBM 도쿄, Rigetti Aspen 등을 포함한 9에서 20 큐비트 아키텍처에서의 시뮬레이션을 통해 다양한 연결성 그래프에서 일관된 향상이 확인되었다.
• 이 방법은 다양한 회로 유형에서 뛰어난 성능을 보였으며, 고급 큐비트 매핑 기능을 갖춘 컴파일러와 비교해도 측정 가능한 성능 향상이 있었다.