[논문 리뷰] Routability in 3D IC Design: Monolithic 3D vs. Skybridge 3D CMOS

Jiajun Shi, Mingyu Li외 3명|arXiv (Cornell University)|2016. 04. 29.

3D IC and TSV technologies인용 수 5

한 줄 요약

이 논문은 수직 나노와이어를 사용하여 수직으로 조합된 논리 게이트를 가능하게 하고 루팅 가능성을 크게 향상시키는 세밀한 3D IC 패브릭인 Skybridge를 제안한다. 고유의 CAD 기반 설계 프로세스를 통해 Skybridge는 단일 3D IC보다 최대 1.6배 루팅 수요를 낮추며, 2D CMOS 대비 전력 소모는 3배 감소하고 밀도는 11배 향상시키며 모든 금속층에서 루팅 혼잡이 발생하지 않는다.

ABSTRACT

Conventional 2D CMOS technology is reaching fundamental scaling limits, and interconnect bottleneck is dominating integrated circuit (IC) power and performance. While 3D IC technologies using Through Silicon Via or Monolithic Inter-layer Via alleviate some of these challenges, they follow a similar layout and routing mindset as 2D CMOS. This is insufficient to address routing requirements in high-density 3D ICs and even causes severe routing congestion at large-scale designs, limiting their benefits and scalability. Skybridge is a recently proposed fine-grained 3D IC fabric relying on vertical nanowires that presents a paradigm shift for scaling, while addressing associated 3D connectivity and manufacturability challenges. Skybridge's core fabric components enable a new 3D IC design approach with vertically-composed logic gates, and provide a greater degree of routing flexibility compared to conventional 2D and 3D ICs leading to much larger benefits and future scalability. In this paper, we present a methodology using relevant metrics to evaluate and quantify the benefits of Skybridge vs. state-of-the-art transistor-level monolithic 3D IC (T-MI) and 2D in terms of routability and its impact on large-scale circuits. This is enabled by a new device-to-system design flow with commercial CAD tools that we developed for large-scale Skybridge IC designs in 16nm node. Evaluation for standard benchmark circuits shows that Skybridge yields up to 1.6x lower routing demand against T-MI with no routing congestion (routing demand to resource ratio < 1) at all metal layers. This 3D routability in conjunction with compact vertical gate design in Skybridge translate into benefits of up to 3x lower power and 11x higher density over 2D CMOS, while TLM-3DIC approach only has up to 22% power saving and 2x density improvement over 2D CMOS.

연구 동기 및 목표

• 스케일링 한계와 루팅 혼잡으로 인해 증가하는 2D 및 3D IC의 상호연결 병목 현상 해결.
• 고밀도, 대규모 설계에서 전통적인 2D 및 단일 3D IC 루팅 패러다임의 한계 극복.
• 수직 나노와이어를 사용하는 새로운 3D IC 패브릭인 Skybridge의 루팅 가능성을 최첨단 단일 3D 및 2D CMOS와 비교 평가.
• 표준 벤치마크와 상용 CAD 도구를 사용하여 Skybridge의 성능, 전력 소모, 면적 이점 정량화.
• 미래 대규모 3D IC를 위한 Skybridge의 확장성 및 제조 가능성 우수성 입증.

제안 방법

• 16nm 공정에서 대규모 Skybridge IC를 위한 상용 CAD 도구 기반의 신규 장치-시스템 설계 프로세스 개발.
• 수직 나노와이어를 사용하여 수직으로 조합된 논리 게이트와 향상된 층 간 연결성을 가능하게 하는 Skybridge의 핵심 패브릭 구현.
• 수직 나노와이어를 프로그래머블 인터커넥트로 간주하는 새로운 루팅 모델 적용으로 층 간 세밀하고 유연한 루팅 가능.
• 혼잡도를 정량화하고 Skybridge, 단일 3D IC(T-MI) 및 2D CMOS 간 비교를 위해 루팅 수요 대 자원 비율 지표 사용.
• 표준 벤치마크 회로에서 시뮬레이션을 수행하여 세 기술 간 루팅 가능성, 전력 소모, 밀도 평가.
• 트랜지스터 수준 모델링과 시스템 수준 분석을 통합하여 종단 간 성능 및 확장성 평가.

실험 결과

연구 질문

• RQ1 Skybridge의 수직 나노와이어 기반 패브릭은 기존 2D 및 단일 3D IC 대비 루팅 가능성을 어떻게 향상시키는가?
• RQ2 Skybridge는 대규모 3D IC 설계에서 루팅 혼잡을 어느 정도 제거하는가?
• RQ3 Skybridge를 사용할 경우 2D CMOS 및 T-MI 대비 전력 효율성과 밀도에서 어떤 정량적 이점이 있는가?
• RQ4 새로운 설계 프로세스는 Skybridge 아키텍처를 사용하여 확장 가능하고 제조 가능한 3D IC를 어떻게 가능하게 하는가?
• RQ5 Skybridge는 모든 금속층에서 높은 통합 밀도를 달성하면서도 모든 층에서 낮은 루팅 수요를 유지할 수 있는가?

주요 결과

• Skybridge는 모든 금속층에서 단일 3D IC(T-MI) 대비 최대 1.6배 루팅 수요가 낮으며, 혼잡도 비율이 1 미만으로 루팅 혼잡이 발생하지 않는다.
• Skybridge는 2D CMOS 대비 최대 3배 전력 소모를 감소시키고 밀도는 11배 향상시키며, T-MI의 22% 전력 절감과 2배 밀도 향상에 비해 뚜렷한 우수성을 보인다.
• Skybridge에서는 모든 금속층에서 루팅 혼잡이 유지되지 않아 대규모 설계에 대한 강력한 확장성을 입증한다.
• 수직 나노와이어 기반 패브릭은 수직으로 조합된 논리 게이트와 세밀한 인터커넥트 유연성을 가능하게 하여 3D IC 설계 패러다임의 전환을 이끌었다.
• 제안된 CAD 기반 설계 프로세스는 16nm 공정에서 대규모 Skybridge IC 설계를 성공적으로 지원하여 실용적 타당성을 입증했다.
• Skybridge의 컴act한 수직 게이트 설계는 벤치마크 평가에서 관찰된 전력 및 면적 효율성 향상에 기여했다.