[논문 리뷰] Si Nanowire - Array Source Gated Transistors

Charles Opoku, Radu A. Sporea외 3명|arXiv (Cornell University)|2015. 12. 28.

Nanowire Synthesis and Applications참고 문헌 48인용 수 9

한 줄 요약

이 논문은 소스 전극으로 슈트키 접합을 사용하는 솔루션 프로세싱된 실리콘 나노와이어 어레이 트랜지스터를 제시하며, 소스 게이트 트랜지스터(SGT) 메커니즘에 따라 작동한다. 이 장치들은 뛰어난 성능을 보이며, 2 V 이하에서 포화 상태에 도달하고, 게이트에 대한 민감도가 낮으며, 고온/저온 비율이 높고, 채널 길이 변화에 민감하지 않다. 이러한 특성은 슈트키 장벽에 의한 전류 조절에 기인하며, 시뮬레이션과 희토성 도핑된 나노와이어를 사용한 실험을 통해 검증되었다.

ABSTRACT

Solution processed field-effect transistors based on single crystalline silicon nanowires (Si NWs) with metal Schottky contacts are demonstrated. The semiconducting layer was deposited from a nanowire ink formulation at room temperature. The devices with 230nm thick SiO2 gate insulating layers show excellent output current-voltage characteristics with early saturation voltages under 2 volts, constant saturation current and exceptionally low dependence of saturation voltage with the gate field. Operational principles of these devices are markedly different from traditional ohmic-contact field-effect transistors (FETs), and are explained using the source-gated transistor (SGT) concept in which the semiconductor under the reverse biased Schottky source barrier is depleted leading to low voltage pinch-off and saturation of drain current. Device parameters including activation energy are extracted at different temperatures and gate voltages to estimate the Schottky barrier height for different electrode materials to establish transistor performance - barrier height relationships. Numerical simulations are performed using 2D thin-film approximation of the device structures at various Schottky barrier heights. Without any adjustable parameters and only assuming low p-doping of the transistor channel, the modelled data show exceptionally good correlation with the measured data. From both experimental and simulation results, it is concluded that source-barrier controlled nanowire transistors have excellent potential advantages compared with a standard FET including mitigation of short-channel effects, insensitivity in device operating currents to device channel length variation, higher on/off ratios, higher gain, lower power consumption and higher operational speed for solution processable and printable nanowire electronics.

연구 동기 및 목표

• 솔루션 프로세싱된 단결정 실리콘 나노와이어를 사용하여 저전압, 고성능의 필드효과 트랜지스터를 개발하기 위해.
• 오메릭 접합을 사용하는 전통적인 FET의 한계, 즉 채널 길이에 대한 민감도와 단축 채널 효과를 극복하기 위해.
• 슈트키 장벽이 있는 나노와이어 구조에서 소스 게이트 트랜지스터(SGT) 작동의 가능성과 성능을 탐색하기 위해.
• 실험 및 시뮬레이션 데이터를 바탕으로 슈트키 장벽 높이와 트랜지스터 성능 간의 정량적 관계를 수립하기 위해.

제안 방법

• 실리카 산화막(실리카 산화막) 기판 위에서 실온에서 솔루션 프로세싱된 나노와이어 잉크를 사용하여 실리콘 나노와이어 어레이를 제작하였다.
• 소스 전극에 금속 슈트키 접합을 사용하여 소스 게이트 트랜지스터(SGT) 작동을 가능하게 하였으며, 이는 반대로 편향된 슈트키 장벽이 전류 흐름을 제어한다.
• 다양한 게이트 전압과 온도에서 출력 및 전이 특성을 측정하여 장치 매개변수와 활성화 에너지를 추출하였다.
• 나노와이어 채널의 저도핑 조건을 가정하고, 조정 가능한 매개변수가 없는 2차원 박막 근사 모델을 사용한 수치 시뮬레이션을 수행하였다.
• 온도 의존 측정을 통해 슈트키 장벽 높이를 추출하고, 시뮬레이션된 전류-전압 곡선과 비교하였다.
• 실험 데이터와 시뮬레이션 결과를 연계하여 SGT 모델의 타당성을 검증하고, 슈트키 장벽 조절이 장치 거동에 미치는 영향을 확인하였다.

실험 결과

연구 질문

• RQ1 솔루션 프로세싱된 실리콘 나노와이어에 슈트키 접합을 적용한 트랜지스터가 필드효과 트랜지스터에서 저전압 포화와 고온/저온 비율을 달성할 수 있는가?
• RQ2 소스 게이트 트랜지스터(SGT) 메커니즘이 기존 FET과 비교해 나노와이어 FET에서 단축 채널 효과를 어떻게 완화하는가?
• RQ3 슈트키 장벽 높이와 온/오프 비율, 임계 전압 등의 트랜지스터 성능 지표 간의 정량적 관계는 무엇인가?
• RQ4 SGT 모드 나노와이어 트랜지스터에서 장치 성능이 채널 길이 변화에 얼마나 민감하지 않은가?
• RQ5 조정 가능한 매개변수가 없는 2차원 수치 시뮬레이션으로 SGT 나노와이어 장치의 실험적 I-V 특성을 정확히 재현할 수 있는가?

주요 결과

• 장치는 2 V 이하의 게이트 전압에서 포화 전류를 나타내어 저전압 작동과 슈트키 장벽 조절에 의한 효과적인 피치오프를 시사한다.
• 포화 전류가 게이트 전압에 대해 매우 낮은 의존도를 보이며, 전류 제어의 우수성과 게이트 전장 변화에 대한 민감도 감소를 나타낸다.
• 온/오프 비율은 10^6를 초과하며, SGT 메커니즘 덕분에 기존 FET보다 이득이 크게 향상되었다.
• 온도 의존 측정을 통해 슈트키 장벽 높이를 추출하였으며, 다양한 전극 재료와 장치 구성에서 일관된 값이 도출되었다.
• 저도핑 조건을 가정한 2차원 박막 모델을 사용한 수치 시뮬레이션은 실험 데이터와 뛰어난 일치를 보였으며, 조정 가능한 매개변수가 없는 조건에서 SGT 모델의 타당성을 검증하였다.
• 장치는 채널 길이 변화에 민감하지 않음을 입증하였으며, 이는 확장 가능한 인쇄 가능한 나노와이어 전자소자의 핵심 이점이다.