[논문 리뷰] Side-Channel Attacks on RISC-V Processors: Current Progress, Challenges, and Opportunities

Mahya Morid Ahmadi, Faiq Khalid외 1명|arXiv (Cornell University)|2021. 06. 16.

Security and Verification in Computing참고 문헌 29인용 수 7

한 줄 요약

이 논문은 RISC-V 마이크로프로세서의 측면채널 취약성을 조사하며, 캐시 기반 타이밍 공격(예: PRIME+PROBE)이 FPGA 및 상용 RISC-V 플랫폼에서 RSA 암호화의 기밀 키를 성공적으로 추출할 수 있음을 입증한다. 이 연구는 RISC-V가 소프트웨어로 악용 가능한 하드웨어 측면채널 공격에 취약하다는 점을 드러내며, 향후 RISC-V 기반 시스템을 보호하기 위해 아키텍처 수준에서 경량이고 일반적인 방어 기법이 시급히 필요하다고 강조한다.

ABSTRACT

Side-channel attacks on microprocessors, like the RISC-V, exhibit security vulnerabilities that lead to several design challenges. Hence, it is imperative to study and analyze these security vulnerabilities comprehensively. In this paper, we present a brief yet comprehensive study of the security vulnerabilities in modern microprocessors with respect to side-channel attacks and their respective mitigation techniques. The focus of this paper is to analyze the hardware-exploitable side-channel attack using power consumption and software-exploitable side-channel attacks to manipulate cache. Towards this, we perform an in-depth analysis of the applicability and practical implications of cache attacks on RISC-V microprocessors and their associated challenges. Finally, based on the comparative study and our analysis, we highlight some key research directions to develop robust RISC-V microprocessors that are resilient to side-channel attacks.

연구 동기 및 목표

• 측면채널 공격—특히 캐시 기반 타이밍 공격 및 전력 측면채널 공격의 적용 가능성을 RISC-V 마이크로프로세서에 분석하기.
• 공유 자원이 악용되는 상황에서 고성능 및 임베디드 환경에서의 RISC-V 보안 취약성을 평가하기.
• 소프트웨어에서 하드웨어로의 측면채널 공격을 가능하게 하는 RISC-V의 아키텍처적 약점(예: 코어 간 타이밍 누출)을 규명하기.
• 측면채널 공격에 강건하고 일반적인 방어 기법의 기초를 마련하여, RISC-V의 오픈소스 및 확장 가능한 ISA 특성을 감안해 향후 RISC-V 기반 마이크로아키텍처의 보안을 강화하기.
• 다층 측면채널 보호를 위한 핵심 연구 과제와 기회를 규명함으로써, 향후 보안 설계를 우선시하는 RISC-V 프로세서 개발을 이끌기.

제안 방법

• 저자들은 Zedboard FPGA에 배포된 Zedboard FPGA에 배포된 Rocket SoC와 BOOM 다중코어 RISC-V 설계에 대해 PRIME+PROBE 캐시 타이밍 공격을 구현하였다.
• 공격은 상용 HiFive Unleashed RISC-V 다중코어 보드에서도 검증되어 플랫폼 간 취약성의 일반성을 확인하였다.
• 공격는 RSA 암호화에서 키 비트 0과 키 비트 1 간의 캐시 접근 지연 차이를 측정하여 기밀 비트를 유추한다.
• 공동 실행 환경에서의 공격 내성 평가를 위해 동시 작업 부하 하에서의 타이밍 차이를 분석하였다.
• RISC-V ISA에서 전통적인 대응 조치에 사용되는 지침(예: clflush)이 부재함을 평가하였으며, 이는 x86/ARM에서 사용되는 전통적 방어 조치의 적용을 제한한다.
• FPGA 및 ASIC 기반 RISC-V 구현 간 비교 분석을 통해 취약성의 일반성 평가를 수행하였다.

실험 결과

연구 질문

• RQ1 PRIME+PROBE와 같은 측면채널 공격이 RISC-V 마이크로프로세서에 성공적으로 적용되어 암호화 작업에서 기밀 키를 추출할 수 있는가?
• RQ2 RISC-V의 아키텍처적 특성(예: 메모리 모델 및 특정 지시어 부재, 예: clflush)이 캐시 기반 측면채널 공격의 타당성과 효과성에 미치는 영향은 무엇인가?
• RQ3 RISC-V의 타이밍 측면채널 취약성은 기반 하드웨어 플랫폼에 얼마나 의존하는가? FPGA 프로토타입에서의 결과는 상용 ASIC로 일반화될 수 있는가?
• RQ4 다양한 RISC-V 구현(임베디드에서 고성능 시스템까지)에 효과적으로 작용하는 경량이고 일반적인 방어 기법을 설계하는 데 있어 주요 과제는 무엇인가?
• RQ5 RISC-V ISA의 오픈소스 및 확장 가능한 특성을 어떻게 활용하여 소프트웨어로 악용 가능한 하드웨어 측면채널 공격에 저항하는 보안 설계를 우선시하는 마이크로아키텍처를 개발할 수 있는가?

주요 결과

• PRIME+PROBE 공격는 FPGA 기반의 Rocket SoC와 상용 HiFive Unleashed 보드에서 모두 RSA 암호화에서 기밀 키 비트를 성공적으로 추출하여 플랫폼 간 취약성을 확인하였다.
• 동시 작업 부하 하에서도 키 비트 0과 키 비트 1에 대한 캐시 접근 패턴 간 명확한 타이밍 차이가 측정되었으며, 이는 신뢰할 수 있는 키 복구를 가능하게 하였다.
• RISC-V에서 clflush 지시어가 부재함에도 불구하고 취약성이 유지됨을 확인하여, 특정 특권 지시어에 의존하지 않는 다른 측면채널 벡터가 존재함을 시사하였다.
• 동일한 타이밍 측면채널 누출이 FPGA 및 ASIC 구현 모두에서 관찰되었으며, 이는 취약성이 RISC-V 마이크로아키텍처 설계 자체에 내재되어 있으며 구현에 따라 달라지지 않는다는 점을 시사한다.
• 결과적으로 RISC-V는 Spectre 및 Meltdown과 같은 알려진 측면채널 공격에 취약함을 입증하여, 캐시 타이밍 외에도 더 넓은 보안 영향을 미친다.
• 현재 x86 및 ARM에 맞춰진 방어 기법은 RISC-V에 직접 적용되지 않으며, 새로운 일반적이고 RISC-V 전용 방어 전략이 필요하다.