[논문 리뷰] Side Channel Attacks on STTRAM and Low-Overhead Countermeasures

Nitin Rathi, Helia Naeimi외 1명|arXiv (Cornell University)|2016. 03. 22.

Semiconductor materials and devices인용 수 3

한 줄 요약

이 논문은 쓰기 동작 중 공급 전류의 변동성을 악용하여 민감한 데이터를 유추할 수 있는 스피너전스 토크 램(Spin-Transfer Torque RAM, STTRAM)에 대한 사이드 채널 공격을 제시한다. 이는 데이터 극성에 따라 쓰기 지연 시간과 전류가 달라지는 데 기반한다. 저비용 대응 조치로는 짧은 유지 시간 STTRAM, 1비트 패리티, 다비트 랜덤 쓰기, 일정 전류 쓰기 드라이버를 제안하며, 이는 최대 30%까지 구분 가능한 전류 서명을 감소시키고 악성 공격자가 전체 데이터 워드를 복구하는 것을 크게 어렵게 한다.

ABSTRACT

Spin Transfer Torque RAM (STTRAM) is a promising candidate for Last Level Cache (LLC) due to high endurance, high density and low leakage. One of the major disadvantages of STTRAM is high write latency and write current. Additionally, the latency and current depends on the polarity of the data being written. These features introduce major security vulnerabilities and expose the cache memory to side channel attacks. In this paper we propose a novel side channel attack model where the adversary can monitor the supply current of the memory array to partially identify the sensitive cache data that is being read or written. We propose several low cost solutions such as short retention STTRAM, 1-bit parity, multi-bit random write and constant current write driver to mitigate the attack. 1-bit parity reduces the number of distinct write current states by 30% for 32-bit word and the current signature is further obfuscated by multi-bit random writes. The constant current write makes it more challenging for the attacker to extract the entire word using a single supply current signature.

연구 동기 및 목표

• 데이터 의존적 쓰기 전류와 지연 시간으로 인한 STTRAM의 사이드 채널 취약점을 식별하고 악용하는 것.
• 쓰기 동작 중 공급 전류의 변동성이 민감한 캐시 데이터를 누출시킬 수 있는 방식을 분석하는 것.
• 성능이나 면적에 영향을 주지 않으면서 사이드 채널 누출을 최소화할 수 있는 저비용, 하드웨어 효율적인 대응 조치를 설계하는 것.

제안 방법

• 악성 공격자가 STTRAM에 쓰기 중인 데이터를 유추하기 위해 공급 전류를 모니터링하는 사이드 채널 모델을 제안한다.
• 전류 서명 분석 시간 창을 줄이기 위해 짧은 유지 시간 STTRAM을 도입한다.
• 32비트 워드 기준으로 전류 상태의 수를 30% 감소시키기 위해 1비트 패리티를 활용한다.
• 실제로 쓰기 중인 데이터를 흐리게 하여 전류 트레이스의 엔트로피를 증가시키기 위해 다비트 랜덤 쓰기를 적용한다.
• 데이터 의존적 전류 변동을 가림으로써 데이터에 따라 달라지는 전류 변화를 차단하기 위해 일정 전류 쓰기 드라이버를 설계한다.
• 다양한 대응 조치를 조합하여 구분 가능한 전류 서명을 최소화하고 전체 데이터 복구를 방지한다.

실험 결과

연구 질문

• RQ1 STTRAM의 공급 전류 변동은 쓰기 동작 중 민감한 데이터를 추출하는 데 악용될 수 있는가?
• RQ2 데이터 극성이 STTRAM의 쓰기 전류와 지연 시간에 어떤 영향을 미치며, 이를 사이드 채널 공격에 활용할 수 있는가?
• RQ3 1비트 패리티는 STTRAM 쓰기 중 구분 가능한 전류 상태의 수를 얼마나 감소시킬 수 있는가?
• RQ4 다비트 랜덤 쓰기와 일정 전류 드라이버는 사이드 채널 누출을 얼마나 효과적으로 가림으로써 숨길 수 있는가?
• RQ5 성능, 면적, 전력 소모에 큰 영향을 주지 않으면서 저비용 대응 조치를 설계할 수 있는가?

주요 결과

• 1비트 패리티 기법은 32비트 워드 기준으로 구분 가능한 쓰기 전류 상태의 수를 30% 감소시켜 공격 표면을 줄였다.
• 다비트 랜덤 쓰기는 실제로 쓰기 중인 데이터를 효과적으로 흐리게 하여 전류 트레이스 분석의 난이도를 높였다.
• 일정 전류 쓰기 드라이버 덕분에 악성 공격자가 단일 전류 서명에서 전체 데이터 워드를 추출하는 것이 훨씬 어려워졌다.
• 짧은 유지 시간 STTRAM과 랜덤 쓰기의 조합은 관측 가능한 사이드 채널 신호의 시간 창과 엔트로피를 모두 감소시켰다.
• 제안된 대응 조치는 저비용이며 주요 아키텍처 변경 없이도 실용적으로 구현 가능하여 실제 적용에 적합하다.