[논문 리뷰] SIMF: Single-Instruction Multiple-Flush Mechanism for Processor Temporal Isolation

Tuo Li, Bradley Hopkins외 1명|arXiv (Cornell University)|2020. 11. 20.

Security and Verification in Computing참고 문헌 39인용 수 4

한 줄 요약

이 논문은 RISC-V 명령어 집합 아키텍처에 단일 명령어 하드웨어 확장인 Flushx를 제안하며, 이는 단일 명령어로 L1 캐시, TLB, 브랜치 예측 유닛, 레지스터 파일을 동시에 플러시한다. seL4와 리눅스에서 FPGA 프로토타입을 기반으로 평가한 결과, 동적 명령어 수와 실행 시간이 두 배 이상 감소하여, 마이크로아키텍처적 타이밍 공격에 대한 운영체제 수준의 시간적 격리 효율성이 크게 향상된다.

ABSTRACT

Microarchitectural timing attacks are a type of information leakage attack, which exploit the time-shared microarchitectural components, such as caches, translation look-aside buffers (TLBs), branch prediction unit (BPU), and speculative execution, in modern processors to leak critical information from a victim process or thread. To mitigate such attacks, the mechanism for flushing the on-core state is extensively used by operating-system-level solutions, since on-core state is too expensive to partition. In these systems, the flushing operations are implemented in software (using cache maintenance instructions), which severely limit the efficiency of timing attack protection. To bridge this gap, we propose specialized hardware support, a single-instruction multiple-flush (SIMF) mechanism to flush the core-level state, which consists of L1 caches, BPU, TLBs, and register file. We demonstrate SIMF by implementing it as an ISA extension, i.e., flushx instruction, in scalar in-order RISC-V processor. The resultant processor is prototyped on Xilinx ZCU102 FPGA and validated with state-of-art seL4 microkernel, Linux kernel in multi-core scenarios, and a cache timing attack. Our evaluation shows that SIMF significantly alleviates the overhead of flushing by more than a factor of two in execution time and reduces dynamic instruction count by orders-of-magnitude.

연구 동기 및 목표

• 마이크로아키텍처적 타이밍 공격을 완화하기 위해 사용되는 소프트웨어 기반 플러시 루틴의 높은 성능 오버헤드를 해결하기 위해.
• 시간적 격리 메커니즘에서 빈번한 코어 수준의 상태 플러시와 관련된 동적 명령어 수와 실행 시간을 줄이기 위해.
• 단일 명령어로 여러 코어 내 마이크로아키텍처적 상태를 원자적으로 플러시할 수 있는 하드웨어 확장된 명령어 세트 아키텍처(ISA)를 설계하기 위해.
• 실제 운영체제 및 커널 환경에서 단일 명령어 다중 플러시(SIMF) 메커니즘의 구현 가능성과 성능 이점을 평가하기 위해.
• 최소한의 하드웨어 수정으로 다양한 프로세서 아키텍처에서 효율적이고 안전하며 이식 가능한 시간적 격리 기능을 제공하기 위해.

제안 방법

• L1 캐시, TLB, 브랜치 예측 유닛, 레지스터 파일을 동시에 원자적으로 플러시하는 새로운 ISA 확장인 Flushx를 설계하고 구현한다.
• Flushx 명령어를 스칼라 순차형 RISC-V 프로세서 코어에 통합하여, 명시적 장벽 없이도 플러시 작업의 순서가 보장되도록 한다.
• 기능 정합성과 성능를 검증하기 위해 Xilinx ZCU102 FPGA에 확장된 프로세서를 프로토타입화한다.
• 다중 코어 환경에서 seL4 마이크로커널, 리눅스 커널, 사용자 수준 응용 프로그램에서 실제 워크로드를 사용해 SIMF를 평가한다.
• Prime+Probe 캐시 타이밍 공격을 수행하여, SIMF가 잔류하는 마이크로아키텍처적 상태를 제거함으로써 타이밍 채널을 효과적으로 제거했음을 확인한다.
• 소프트웨어 기반 플러시 시퀀스와 비교하여 동적 명령어 수와 실행 시간 감소를 측정함으로써 성능 향상을 측정한다.

실험 결과

연구 질문

• RQ1 단일 하드웨어 명령어로 코어 수준의 여러 마이크로아키텍처적 상태(L1 캐시, TLB, BPU, 레지스터 파일)를 효과적이고 원자적으로 플러시할 수 있는가? 이는 시간적 격리 효율성을 향상시키는 데 기여하는가?
• RQ2 SIMF의 성능 오버헤드는 동적 명령어 수와 실행 시간 측면에서 기존의 소프트웨어 기반 플러시 루틴과 비교해 어떻게 되는가?
• RQ3 SIMF는 다양한 워크로드와 운영체제에서 코어 상태를 정리하는 데 필요한 명령어 수를 얼마나 줄이는가?
• RQ4 실제 커널과 사이드채널 공격 상황에서 SIMF는 마이크로아키텍처적 타이밍 채널을 효과적으로 제거하는가?
• RQ5 SIMF는 최소한의 하드웨어 변경으로 기존 프로세서 설계 및 ISA와 호환되도록 구현될 수 있는가?

주요 결과

• SIMF는 소프트웨어 기반 플러시 루틴과 비교해 코어 수준의 상태 플러시에 필요한 동적 명령어 수를 수개의 주기로 감소시킨다.
• SIMF 확장된 프로세서에서 플러시 작업의 실행 시간은 기준 소프트웨어 플러시 대비 두 배 이상 감소하였다.
• Prime+Probe 공격를 통해 L1 캐시 액세스 패턴의 관측 가능한 타이밍 차이가 사라졌음을 확인하였으며, 이는 타이밍 채널이 효과적으로 제거되었음을 입증한다.
• Flushx 명령어를 탑재한 FPGA 프로토타입은 L1 데이터 캐시 내 잔류 상태를 완전히 제거하여 이전 프로세스의 유출을 방지하였다.
• SIMF는 강력한 원자성(atomicity)을 제공하며, 플러시 작업 간 명시적 동기화 장벽이 필요 없게 되어 소프트웨어 구현을 단순화한다.
• 성능 향상은 seL4 마이크로커널, 리눅스 커널, 사용자 프로그램을 포함한 다양한 워크로드에서 일관되게 나타나, 광범위한 적용 가능성을 입증한다.