[논문 리뷰] Simple SIMON: FPGA implementations of the SIMON 64/128 Block Cipher

Jos Wetzels, Wouter Bokslag|arXiv (Cornell University)|2015. 07. 23.

Cryptographic Implementations and Security참고 문헌 6인용 수 10

한 줄 요약

이 논문은 암호화, 복호화 및 자체 키 스케줄링을 지원하는 맞춤형 하드웨어 아키텍처를 사용하여 FPGA에서 최적화된 SIMON 64/128 블록 암호를 구현한다. 저자들은 Xilinx Spartan-6 FPGA에서 높은 처리량과 낮은 자원 사용량을 달성하여, 파ipel린드 설계에서 단지 1,056 슬라이스로 128.5 Mbps의 처리량을 달성함으로써 경량 암호화 응용 분야에 적합함을 입증한다.

ABSTRACT

In this paper we will present various hardware architecture designs for implementing the SIMON 64/128 block cipher as a cryptographic component offering encryption, decryption and self-contained key-scheduling capabilities and discuss the issues and design options we encountered and the tradeoffs we made in implementing them. Finally, we will present the results of our hardware architectures' implementation performances on the Xilinx Spartan-6 FPGA series.

연구 동기 및 목표

• FPGA에서 SIMON 64/128 블록 암호를 위한 효율적이고 자원 최적화된 하드웨어 아키텍처를 설계하기.
• 외부 종속성을 줄이기 위해 암호 코어 내부에 자체 키 스케줄링을 통합하기.
• 면적, 지연, 처리량 간의 다양한 아키텍처적 트레이드오프를 평가하고 비교하기.
• 경량 암호화 응용 분야에 적합한 최소한의 FPGA 슬라이스 사용으로 높은 성능를 달성하기.
• 제약 조건이 있는 임베디드 시스템에 적합한 실용적이고 구현 가능한 하드웨어 솔루션 제공하기.

제안 방법

• SIMON 64/128를 위한 순차적, 병렬적, 파이프라인 아키텍처를 포함한 다양한 하드웨어 아키텍처 설계하기.
• 외부 키 입력을 제거하기 위해 주 암호 모듈 내부에 자체 키 스케줄 생성기 구현하기.
• 효율적인 라운드 기능 계산을 위해 최적화된 비트 수준 조작과 시프트 및 로테이트 연산 사용하기.
• 처리량 증가를 위해 파이프라인 스테이지 적용과 동시에 지연과 자원 사용량 관리하기.
• Xilinx Vivado를 사용하여 Xilinx Spartan-6 FPGA 장치에 설계 매핑하고, 시뮬레이션을 위해 ISIM 활용하기.
• 자원 공유와 핵심 경로 단축을 통한 최적화로 최대 클럭 주파수 확보하기.

실험 결과

연구 질문

• RQ1 FPGA에서 SIMON 64/128를 구현하기 위한 가장 효율적인 하드웨어 아키텍처는 무엇인가?
• RQ2 자체 키 스케줄링은 어떻게 암호 코어 내부에 효율적으로 통합될 수 있는가?
• RQ3 SIMON 64/128 FPGA 구현에서 면적, 처리량, 지연 간의 트레이드오프는 무엇인가?
• RQ4 Spartan-6 FPGA에서 최소 자원 사용으로 달성 가능한 최대 처리량은 얼마인가?
• RQ5 다양한 파이프라인 및 병렬화 전략은 성능과 자원 효율성에 어떤 영향을 미치는가?

주요 결과

• 파이프라인 아키텍처는 Xilinx Spartan-6 XC6SLX45 FPGA에서 단지 1,056 슬라이스로 128.5 Mbps의 처리량을 달성했다.
• 설계는 최대 클럭 주파수 165.7 MHz를 달성하여 자원이 제한된 환경에서 고속 암호화를 가능하게 했다.
• 자체 키 스케줄링 모듈은 외부 제어 논리 감소와 함께 시스템의 모oduularity 향상에 기여했다.
• 순차적 구현은 자원을 가장 적게 사용했으며(329 슬라이스), 처리량은 낮게(1.2 Mbps) 나타났다.
• 병렬 아키텍처는 중간 수준의 자원 사용(640 슬라이스)으로 높은 처리량(105.6 Mbps)을 달성하여 균형 잡힌 트레이드오프를 제공했다.
• 전반적인 설계는 경량 및 임베디드 암호화 응용 분야에 매우 적합함을 입증했다.