[논문 리뷰] SNAP-V: A RISC-V SoC with Configurable Neuromorphic Acceleration for Small-Scale Spiking Neural Networks

K. Gunawardana, Sanka Peeris외 5명|arXiv (Cornell University)|2026. 03. 12.

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한 줄 요약

SNAP-V는 작은 규모의 SNN 추론에 최적화된 두 개의 뉴로모픽 가속기(Cerebra-S 및 Cerebra-H)를 갖춘 RISC-V 기반 SoC를 제시하며, 소프트웨어-하드웨어 추론 정합성이 가까운 에너지 효율적 실시간 엣지 성능을 달성한다.

ABSTRACT

Spiking Neural Networks (SNNs) have gained significant attention in edge computing due to their low power consumption and computational efficiency. However, existing implementations either use conventional System on Chip (SoC) architectures that suffer from memory-processor bottlenecks, or large-scale neuromorphic hardware that is inefficient and wasteful for small-scale SNN applications. This work presents SNAP-V, a RISC-V-based neuromorphic SoC with two accelerator variants: Cerebra-S (bus-based) and Cerebra-H (Network-on-Chip (NoC)-based) which are optimized for small-scale SNN inference, integrating a RISC-V core for management tasks, with both accelerators featuring parallel processing nodes and distributed memory. Experimental results show close agreement between software and hardware inference, with an average accuracy deviation of 2.62% across multiple network configurations, and an average synaptic energy of 1.05 pJ per synaptic operation (SOP) in 45 nm CMOS technology. These results show that the proposed solution enables accurate, energy-efficient SNN inference suitable for real-time edge applications.

연구 동기 및 목표

• 임베디드/엣지 SNN 추론에 적합한 소형 규모의 구성 가능 뉴로모픽 하드웨어의 필요성
• 좁은 CPU-가속기 결합을 위한 뉴로모픽 가속기를 통합한 RISC-V 기반 SoC(SNAP-V) 설계
• 단순성과 성능의 균형을 위해 두 가지 가속기 변형(Cerebra-S 및 Cerebra-H)을 개발
• 엘 배치를 위한 하드웨어-소프트웨어 추론 정확도를 촘촘한 편차 이내로 시연하고 에너지 및 면적 지표를 특성화

제안 방법

• Dual-core RISC-V 서브시스템(MainCore와 SpikeCore)을 RoCC 기반 인터페이스로 뉴로모픽 가속기에 통합한다.
• 온칩 스파이크 인코딩/디코딩을 위한 전용 Coding Hardware Unit을 구현하여 지연을 줄인다.
• Cerebra-S: 1024-뉴런 타일 배열과 글로벌 인터커넥트를 사용하는 인접 행렬 시냅스 표현.
• Cerebra-H: 메모리 분산 가중치 저장을 갖춘 클러스터형, 계층적 NoC 아키텍처로 메모리 병목을 완화한다.
• 결정적 타이밍을 위한 하드웨어 구현 가능한 구성 가능한 감쇠(decay) 및 임계값 매개변수를 갖는 LIF 뉴런 모델을 사용한다.
• RTL 검증 및 공동 시뮬레이션이 가능한 하드웨어-소프트웨어 공동 설계 워크플로우를 제공한다.

실험 결과

연구 질문

• RQ1 SNAP-V의 구성 간 소프트웨어 추론과 하드웨어 추론 간 정확도 편차는 어떻게 나타나는가?
• RQ2 Cerebra-S와 Cerebra-H는 에너지 효율 및 클럭 주파수에서 어떤 차이가 있으며, 어떤 트레이드오프가 있는가?
• RQ3 온-칩 스파이크 인코딩/디코딩이 지연을 크게 줄이고 실시간 엣지 SNN 추론의 CPU 부하를 오프로드하는가?
• RQ4 계층적 NoC가 소형 SNN의 스파이크 통신 확장성 및 결정성에 어떤 영향을 미치는가?

주요 결과

• 소프트웨어와 하드웨어 추론 간의 평균 정확도 편차는 3% 미만으로 보고되며(구성 간 2.62%로 구체화).
• 평균 시냅스 에너지는 1.05 pJ per SOP(시냅스 작동당) 수준이며, 45 nm CMOS에서 측정된다.
• Cerebra-S 및 Cerebra-H의 전력 값은 각각 518.01 mW 및 500.10 mW이며, 최대 클럭 주파수는 10.17 MHz에서 96.24 MHz로 상승한다.
• SNAP-V의 뉴시냅스 구성 요소는 32-뉴런 클러스터로 구성된 1024 뉴런을 지원하고, 시스템 전체에서 524,288 시냅스 가중치를 보유한다.
• Cerebra-H는 글로벌 라우팅 오버헤드를 줄이고 동시 스파이크 전파를 가능하게 하는 계층적 NoC를 도입하여 에너지 효율성과 타이밍 결정성을 높인다.
• RoCC를 통한 Cortex-유사 SpikeCore 조정은 RISC-V SoC 내에서 뉴로모픽 워크로드의 통합 관리가 가능하도록 한다.