[논문 리뷰] Software Development Vehicles to enable extended and early co-design: a RISC-V and HPC case of study

Filippo Mantovani, Pablo Vizcaíno외 7명|arXiv (Cornell University)|2023. 06. 01.

Parallel Computing and Optimization Techniques인용 수 7

한 줄 요약

본 논문은 Software Development Vehicles (SDVs)를 제시하여 HPC 시스템의 초기 공동 설계(co-design)를 가능하게 하며, 대형 벡터 VPU를 갖춘 RISC-V 설계에서 FPGA와 소프트웨어 에뮬레이션을 사용해 하드웨어 및 시스템 소프트웨어 팀에 피드백을 제공한다.

ABSTRACT

Prototyping HPC systems with low-to-mid technology readiness level (TRL) systems is critical for providing feedback to hardware designers, the system software team (e.g., compiler developers), and early adopters from the scientific community. The typical approach to hardware design and HPC system prototyping often limits feedback or only allows it at a late stage. In this paper, we present a set of tools for co-designing HPC systems, called software development vehicles (SDV). We use an innovative RISC-V design as a demonstrator, which includes a scalar CPU and a vector processing unit capable of operating large vectors up to 16 kbits. We provide an incremental methodology and early tangible evidence of the co-design process that provide feedback to improve both architecture and system software at a very early stage of system development.

연구 동기 및 목표

• HPC 프로토타이핑 주기의 초기에 소프트웨어 개발과 하드웨어 설계를 연결하는 방법론을 소개한다.
• 전체 시스템 시뮬레이션 없이도 소프트웨어를 포팅, 테스트, 벤치마킹, 최적화할 수 있도록 로우-리소스 RTL 기반 SDV 인프라를 제공한다.
• 스칼라 코어와 대형 벡터 처리 유닛(VPU)을 갖춘 RISC-V HPC 설계에 접근 방식을 시연한다.
• 초기 RTL 반복 단계에서 소프트웨어 피드백이 아키텍처와 시스템 소프트웨어를 모두 개선하는 방식을 보여준다.

제안 방법

• 세 단계 SDV 지원 평가 워크플로를 정의한다: 스칼라 RISC-V 플랫폼으로의 포팅, 소프트웨어/에뮬레이션을 통한 벡터화, FPGA 프로토타입에서의 성능 분석.
• SDV 구성 요소를 조립하고 통합한다: RVV 지원 RISC-V 플랫폼(상용), Vehave RVV 에뮬레이터, RTL 계측이 포함된 FPGA 기반 에뮬레이션(VCU128)과 하드웨어 카운터, 트레이싱(PAPI, Extrae), 및 ILA 신호를 통한 RTL 계측.
• 명령어 수준 트레이스, 벡터 길이, 하드웨어 카운터를 수집·분석하여 컴파일러 최적화, 메모리 액세스 패턴 및 RTL 수정에 활용한다.
• 양 플랫폼 호환성을 제공하여 이진 파일이 상용 스칼라 플랫폼과 FPGA RTL에서 모두 실행되도록 하며, OS, 라이브러리, 애플리케이션이 고-TRL 환경에서 작동하도록 한다.
• 소프트웨어 개발자와 하드웨어 설계자 간 피드백 루프를 닫기 위해 시각화 및 트레이스 툴링(Paraver, Vehave traces, ILA traces)을 제공한다.

Figure 1: Co-design flow for hardware (green) and software (blue)

실험 결과

연구 질문

• RQ1 SDVs가 HPC RTL 개발 과정에서 소프트웨어에서 하드웨어로의 조기 피드백 루프를 어떻게 촉진할 수 있는가?
• RQ2 전체 시스템 시뮬레이터 없이도 간소화된 RTL 기반 SDV 인프라가 유용하고 시의적절한 피드백을 생성할 수 있는가?
• RQ3 RISC-V HPC 설계에서 벡터화 잠재력과 RTL 성능을 진단하는 데 필요한 소프트웨어 및 하드웨어 계측은 무엇인가?
• RQ4 이 방법론이 컴파일러, 라이브러리, 애플리케이션의 신흥 벡터 아키텍처와의 정렬에 어떤 영향을 미치는가?

주요 결과

• SDVs는 스칼라 포팅에서 벡터 최적화와 FPGA 기반 성능 분석에 이르는 실용적이고 점진적인 공동 설계 워크플로를 가능하게 한다.
• 이 접근 방식은 OS, 라이브러리, 애플리케이션을 조기에 RTL 구현에서 실행하도록 하여 하드웨어 및 소프트웨어 팀으로의 피드백을 가속화한다.
• Vehave 트레이스와 ILA 데이터로 얻은 벡터화 인사이트가 컴파일러 재스케줄링과 대형 벡터 길이를 더 잘 활용하도록 메모리 액세스 최적화를 안내한다.
• RISC-V FFT에 대한 실험적 평가를 통해 벡터 길이를 증가시키고 메모리 패턴을 재구성하는 것이 단계 간 성능 특성을 바꿀 수 있음을 FPGA 트레이스에서 관찰된다.
• 도구 체인은 크로스 플랫폼 이진을 지원하고 RTL 및 컴파일러 개선을 이끌 수 있는 명령어 추적, 벡터 길이, 하드웨어 카운터와 같은 상세한 관찰값을 제공한다.

Figure 2: Connection between host server and VCU128 board: schematic view