[논문 리뷰] SPADE: A SIMD Posit-enabled compute engine for Accelerating DNN Efficiency

Sonu Kumar, Lavanya Vinnakota외 3명|arXiv (Cornell University)|2026. 01. 24.

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한 줄 요약

SPADE는 Regime-aware SIMD Posit MAC를 제안하며, Posit(8,0), Posit(16,1), Posit(32,2)를 통합 데이터 경로에서 지원하고, 다중 정밀도 효율성과 강력한 FPGA/ASIC 결과 및 경쟁력 있는 DNN 추론 정확도를 달성한다.

ABSTRACT

The growing demand for edge-AI systems requires arithmetic units that balance numerical precision, energy efficiency, and compact hardware while supporting diverse formats. Posit arithmetic offers advantages over floating- and fixed-point representations through its tapered precision, wide dynamic range, and improved numerical robustness. This work presents SPADE, a unified multi-precision SIMD Posit-based multiplyaccumulate (MAC) architecture supporting Posit (8,0), Posit (16,1), and Posit (32,2) within a single framework. Unlike prior single-precision or floating/fixed-point SIMD MACs, SPADE introduces a regime-aware, lane-fused SIMD Posit datapath that hierarchically reuses Posit-specific submodules (LOD, complementor, shifter, and multiplier) across 8/16/32-bit precisions without datapath replication. FPGA implementation on a Xilinx Virtex-7 shows 45.13% LUT and 80% slice reduction for Posit (8,0), and up to 28.44% and 17.47% improvement for Posit (16,1) and Posit (32,2) over prior work, with only 6.9% LUT and 14.9% register overhead for multi-precision support. ASIC results across TSMC nodes achieve 1.38 GHz at 6.1 mW (28 nm). Evaluation on MNIST, CIFAR-10/100, and alphabet datasets confirms competitive inference accuracy.

연구 동기 및 목표

• 다양한 숫자 형식을 다루는 정밀하면서도 에너지 효율적인 산술 유닛의 필요성을 에지-AI에 동기 부여.
• Datapath 재복제 없이 Posit(8,0), Posit(16,1), Posit(32,2)에 걸쳐 통합 SIMD Posit MAC를 제안.
• 효율적인 다중 정밀도 실행을 위한 레짐 인식 레인 융합 및 공유 서브모듈 설계 개발.
• RTL, FPGA 프로토타이핑, ASIC 합성을 통한 하드웨어 실현 가능성과 DNN 정확도 시연.

제안 방법

• 다섯 단계 Posit MAC 파이프라인 도입 (언패킹, 맨티스 곱셈, quire 기반 누적, 재구성/정규화, 반올림/패킹).
• 8/16/32비트 모드에서 네 가지 정밀도 확장 가능한 SIMD 서브모듈(Complementor, LOD, Shifter, Multiplier)을 공유.
• 자리수 해석 Leading-One Detector를 사용한 regime 디코딩 구현.
• Posit-8 모드에서 4× 병렬 MAC, Posit-16 모드에서 2×, 통합 Posit-32 경로, 최소한의 제어 오버헤드.
• Posit(8,0), Posit(16,1), Posit(32,2) 간의 SoftPosit에 대한 정합성 검증 및 FPGA/ASIC 성능 및 면적 평가.

Figure 1: Proposed regime-aware SIMD Posit-8/16/32 MAC datapath illustrating hierarchical lane fusion and shared Posit-specific submodules.

실험 결과

연구 질문

• RQ1 Posit 산술을 다중 정밀도를 지원하기 위해 데이터 경로를 중복하지 않고 SIMD 파이프라인에 효율적으로 융합할 수 있는 방법은?
• RQ2 8/16/32-bit 형식에서 가변 Posit 레짐을 처리하기 위한 레짐 디코딩, 정규화 및 캐리 전파를 공유 POSIT MAC에서의 핵심 아키텍처 전략은 무엇인가?
• RQ3 에지 플랫폼에서 정밀도 적응형 DNN 추론을 가능하게 할 때 하드웨어 효율성과 정확도 간의 트레이드오프는 무엇인가?

주요 결과

• FPGA에서 Posit-8 MAC은 기존 설계 대비 최대 45.13% LUT 감소 및 80% 슬라이스 감소를 달성.
• Posit-16 및 Posit-32 MAC은 각각 28.44% 및 17.47% LUT 감소를 달성했고, 레지스터 절감도 큰 편.
• 다중 정밀도 SIMD MAC은 1× Posit-32, 2× Posit-16 또는 4× Posit-8 작동을 가능하게 하며, LUT 6.9%, 레지스터 14.9%의 오버헤드만 추가.
• 28 nm에서의 ASIC 결과: 1.38 GHz 주파수, 6.1 mW 전력 ( 면적 0.025 mm^2 ).
• MNIST(LeNet-5), CIFAR-10/100(AlexNet/VGG-16), 알파벳 데이터셋에서의 추론 실험이 부동 소수점 기준선 대비 등가 정확도 보임.
• SPADE는(Posit-8 모드에서) 독립적인 Posit-32 설계 대비 최대 4×의 더 높은 유효 MACs/W를 제공합니다.

Figure 3: Detailed micro-architecture for SIMD Posit compute engine based systolic array architecture, Cheshire interface (CVA6) [ 12 ] , control unit and memory banks.