[논문 리뷰] Spiker+: a framework for the generation of efficient Spiking Neural Networks FPGA accelerators for inference at the edge

Alessio Carpegna, Alessandro Savino외 1명|arXiv (Cornell University)|2024. 01. 02.

Advanced Memory and Neural Computing인용 수 5

한 줄 요약

Spiker+는 edge 추론을 위해 FPGA 기반의 저전력, 소형 면적 SNN 가속기를 생성하는 Python 구성 가능 프레임워크로, MNIST와 SHD 벤치마크에서 경쟁력 있는 성능과 높은 자원 효율성을 보여줍니다.

ABSTRACT

Including Artificial Neural Networks in embedded systems at the edge allows applications to exploit Artificial Intelligence capabilities directly within devices operating at the network periphery. This paper introduces Spiker+, a comprehensive framework for generating efficient, low-power, and low-area customized Spiking Neural Networks (SNN) accelerators on FPGA for inference at the edge. Spiker+ presents a configurable multi-layer hardware SNN, a library of highly efficient neuron architectures, and a design framework, enabling the development of complex neural network accelerators with few lines of Python code. Spiker+ is tested on two benchmark datasets, the MNIST and the Spiking Heidelberg Digits (SHD). On the MNIST, it demonstrates competitive performance compared to state-of-the-art SNN accelerators. It outperforms them in terms of resource allocation, with a requirement of 7,612 logic cells and 18 Block RAMs (BRAMs), which makes it fit in very small FPGA, and power consumption, draining only 180mW for a complete inference on an input image. The latency is comparable to the ones observed in the state-of-the-art, with 780us/img. To the authors' knowledge, Spiker+ is the first SNN accelerator tested on the SHD. In this case, the accelerator requires 18,268 logic cells and 51 BRAM, with an overall power consumption of 430mW and a latency of 54 us for a complete inference on input data. This underscores the significance of Spiker+ in the hardware-accelerated SNN landscape, making it an excellent solution to deploy configurable and tunable SNN architectures in resource and power-constrained edge applications.

연구 동기 및 목표

• 저전력과 소형 면적을 갖춘 FPGA에서 스파이킹 뉴럴 네트워크의 에지 추론을 가능하게 한다.
• FF-FC 및 FC-R 토폴로지를 지원하는 완전하게 구성 가능한 다층 SNN 하드웨어 아키텍처를 제공한다.
• 네트를 설명하고 훈련/양자화를 수행하며 FPGA 배치를 위한 VHDL을 자동으로 생성하는 Python 기반 프레임워크를 개발한다.
• 경량 MNIST 성능을 입증하고 SHD로 확장하여 프레임워크의 유연성을 보여준다.

제안 방법

• 다양한 LIF 뉴런 모델과 함께 FF-FC 및 FC-R 토폴로지를 갖춘 구성 가능한 다층 SNN 아키텍처를 도입한다.
• 면적과 전력을 최적화하는 효율적인 뉴런 아키텍처의 라이브러리를 개발하며, 하드 리셋/감산 리셋 옵션 및 지수적 감쇠 처리를 포함한다.
• 네트워크를 설명하고 학습 프레임워크(snntorch 등)와 통합하며 배포 시 매개변수를 고정 소수점으로 양자화하는 Python 기반 네트 빌더를 제공한다.
• 고수준 Python 설명으로부터 자동으로 VHDL을 생성하여 FPGA 준비 가속기를 만들고 테스트벤치를 동반한다.
• MNIST와 SHD에서 평가하여 자원 사용, 전력, 지연을 최신 SNN FPGA 가속기와 비교한다.

실험 결과

연구 질문

• RQ1 Spiker+가 엣지 추론을 위해 FPGA에서 구성 가능하고 저면적·저전력의 SNN 가속기를 생성할 수 있는가?
• RQ2 표준 SNN 벤치마크(MNIST) 대비 신규 데이터셋(SHD)에서 자원, 전력, 지연 측면에서 Spiker+의 성능은 어떠한가?
• RQ3 에지 SNN 추론에서 정확도를 유지하면서 하드웨어 효율성을 최적화하는 어떤 아키텍처 및 뉴런 모델 선택이 가장 효과적인가?

주요 결과

• MNIST에서 Spiker+는 아주 낮은 자원 사용(7,612 로직 셀 및 18 BRAM)으로 경쟁력 있는 정확도와 이미지의 전체 추론에 약 180 mW의 전력을 달성한다.
• MNIST의 대기 시간은 이미지당 780 μs로 최첨단 SNN 가속기와 견줄 만하다.
• SHD에서 가속기는 18,268 로직 셀과 51 BRAM을 사용하며 전체 전력은 약 430 mW, 전체 추론 지연은 54 μs이다.
• Spiker+는 SHD에서 시연된 최초의 SNN 가속기로, 다양한 문제에 대한 프레임워크의 유연성을 강조한다.
• 프레임워크는 Xilinx FPGA 보드를 위한 VHDL 모델과 함께 하드웨어 생성을 가능하게 하며 시뮬레이션용 테스트벤치를 포함한다.