[논문 리뷰] Spin-Orbit Logic with Magnetoelectric Nodes: A Scalable Charge Mediated Nonvolatile Spintronic Logic

Sasikanth Manipatruni, Dmitri E. Nikonov외 3명|arXiv (Cornell University)|2015. 12. 17.

Ferroelectric and Negative Capacitance Devices참고 문헌 54인용 수 56

한 줄 요약

이 논문은 스핀-오비트 결합과 전자기유도 스위칭을 이용해 초저에너지 작동을 구현하는 확장 가능하고 비버니시브(non-volatile) 스핀트로닉스 논리 기술인 메그네틱-전기 스핀 오비트(MESO) 논리 기술을 제안한다. 스위칭 에너지가 장치 폭(W)에 대해 입방형 스케일링(E_m ∝ W³)을 보이며, 전압(V)에 대해 이차형 스케일링(E_m ∝ V²)을 보여, 100 ps 지연에서 100 mV 이하 작동과 100 kT 미만의 스위칭 에너지를 실현하며, 높은 인터커넥트 저항에 대해서도 내성을 확보한다.

ABSTRACT

As nanoelectronics approaches the nanometer scale, a massive effort is underway to identify the next scalable logic technology beyond Complementary Metal Oxide Semiconductor (CMOS) computing. Such computing technology needs to improve switching energy & delay at reduced dimensions, allow improved interconnects and provide a complete logic/memory family. However, a viable beyond-CMOS logic technology has remained elusive. Here, we propose a scalable spintronic logic device which operates via spin-orbit transduction combined with magneto-electric switching. The proposed Magneto-Electric Spin Orbit (MESO) logic enables a new paradigm to continue scaling of logic performance to near thermodynamic limits for GHz logic (100 kT switching energy at 100 ps delay). The proposed MESO devices scale strongly and favorably with critical dimensions of the device, showing a cubic dependence of switching energy on size, (E_m proportional to W^3), and square dependence on voltage (E_m proportional to V^2). The excellent scaling is obtained thanks to the properties of the spin orbit effects (e.g. Inverse Spin Hall Effect (ISHE) and Inverse Rashba-Edelstein Effect (IREE)) and the dependence of capacitance on size. The operating voltages for these devices are predicted to be < 100 mV allowing a significant jump ahead of historic trends of scaling voltage with size and corresponding reduction of energy. Interconnect resistance is a critical obstacle for scaling beyond 10 nm dimensions. We project a less detrimental impact of interconnect resistance and show that MESO logic is amenable for highly resistive interconnects (100 uOhm.cm-1 mOhm.cm) which opens a possibility to use nano-metallic (width < bulk electron mean free path) or doped semiconducting wires (width<5 nm). A scalable, CMOS compatible, non-volatile logic family proposed here may enable the next multi-generational scaling of computing devices.

연구 동기 및 목표

• 나노스케일 차원에서 기존 CMOS의 에너지 및 스케일링 한계를 극복하는 확장 가능한 비-CMOS 논리 기술을 개발하는 것.
• 최소한의 스위칭 에너지와 고속도를 확보하는 비버니시브, 전하 매개 논리 작동을 가능하게 하는 것.
• 장치 크기와의 양호한 스케일링을 유지하면서 작동 전압을 100 mV 이하로 낮추는 것.
• 10 nm 이하 기술에서의 인터커넥트 저항 영향을 완화하는 것.
• 다세대 컴퓨팅 스케일링을 위한 CMOS 호환성과 완전 통합된 논리 및 메모리 가족 설계를 위한 것.

제안 방법

• MESO 장치는 역스핀홀 효과(ISHE) 및 역라슈바-에델슈타인 효과(IREE)와 같은 스핀-오비트 효과를 이용해 전류를 스핀 전류로 변환한다.
• 전자기유도(ME) 스위칭을 활용해 초저전압으로 장치 노드의 자기 상태를 제어한다.
• 스핀-오비트 재료와 ME 이종구조를 통합하여 에너지 손실 최소화로 전압 제어 자기 스위칭을 가능하게 하는 장치 아키텍처를 설계한다.
• 장치 시뮬레이션과 에너지 계산을 통해 폭(W)과 전압(V)에 따른 스위칭 에너지 스케일링을 모델링하며, E_m ∝ W³ 및 E_m ∝ V²의 관계를 확인한다.
• 고저항 인터커넥트(100–1000 Ω·μm)를 포함한 나노금속 및 도핑된 반도체 도트를 사용할 수 있도록 설계되어 있다.
• 용량 스케일링과 스핀-오비트 저항율을 활용하여 유리한 에너지 스케일링 경향을 달성한다.

실험 결과

연구 질문

• RQ1 스핀-오비트 효과와 전자기유도 효과를 융합하여 나노스케일에서 비버니시브이고 저에너지 논리 작동을 가능하게 할 수 있는가?
• RQ2 이러한 시스템에서 스위칭 에너지가 장치 크기와 전압에 따라 어떻게 스케일링되는가?
• RQ3 확장 가능한 스핀트로닉스 논리 아키텍처에서 인터커넥트 저항은 어느 정도까지 견딜 수 있는가?
• RQ4 100 ps 이하의 스위칭 지연을 유지하면서 작동 전압을 100 mV 이하로 낮출 수 있는가?
• RQ5 제안된 MESO 논리 아키텍처는 CMOS 제조 공정과 호환되며, 다세대 장치 진화에 대해 확장 가능한가?

주요 결과

• 스위칭 에너지가 장치 폭(W)에 대해 입방형 스케일링(E_m ∝ W³)을 보이며, 치수 축소에 따라 강력한 에너지 스케일링이 가능하다.
• 스위칭 에너지가 적용 전압(V)에 대해 이차형 스케일링(E_m ∝ V²)을 보이며, 100 mV 이하 전압에서 작동이 가능하다.
• 100 ps 지연에서 <100 kT의 스위칭 에너지를 달성하여 GHz 논리의 근접 열역학적 한계에 도달한다.
• 고저항 인터커넥트에 대해 내성이 있으며, 나노금속 및 5 nm 이하 도핑된 반도체 도트를 사용할 수 있다.
• 장치 시뮬레이션을 통해 유리한 에너지 스케일링과 저전압 작동이 확인되었으며, SOC 저항율 및 용량 효과 분석을 통한 보조 분석으로 검증되었다.
• MESO 논리 가족은 CMOS 호환성과 향후 컴퓨팅 스케일링을 위한 완전한 비버니시브 논리/메모리 시스템을 가능하게 한다.