[논문 리뷰] Stack up your chips: Betting on 3D integration to augment Moore's Law scaling

Saurabh Sinha, Xiaoqing Xu외 4명|arXiv (Cornell University)|2020. 05. 21.

Parallel Computing and Optimization Techniques참고 문헌 19인용 수 9

한 줄 요약

이 논문은 수직으로 다수의 기능적 타일을 스택하여 3D 통합을 핵심 기반 기술로 삼아 모어의 법칙의 확장을 가능하게 하며, 3D 인식 마이크로아키텍처 및 물리적 설계 공동 최적화를 통해 성능 향상 최대 12%와 전력 소모 감소 최대 40%를 달성한다. 기존의 설계 사일로를 깨고 고밀도 3D 기술(예: 하이브리드 봉합 및 몰로티틱 통합)을 활용해 상호연결 지연 감소와 계산 밀도 향상으로 성능 향상을 이끌어내야 한다.

ABSTRACT

3D integration, i.e., stacking of integrated circuit layers using parallel or sequential processing is gaining rapid industry adoption with the slowdown of Moore's law scaling. 3D stacking promises potential gains in performance, power and cost but the actual magnitude of gains varies depending on end-application, technology choices and design. In this talk, we will discuss some key challenges associated with 3D design and how design-for-3D will require us to break traditional silos of micro-architecture, circuit/physical design and manufacturing technology to work across abstractions to enable the gains promised by 3D technologies.

연구 동기 및 목표

• 고밀도 3D 통합이 전통적인 2D 스케일링 한계를 초월해 모어의 법칙 스케일링을 어떻게 증진시킬 수 있는지 조사하기.
• 전원 공급, 열 관리, 타일 간 연결성과 같은 3D 설계의 핵심 과제를 특정하고 해결책을 모색하기.
• 3D 인식 마이크로아키텍처와 물리적 설계 공동 최적화가 기존 2D 설계 대비 높은 성능 및 에너지 효율성 향상에 기여할 수 있음을 입증하기.
• 마이크로아키텍처, 회로 설계, 제조 공정 간 전통적인 설계 사일로를 해체하여 3D 최적화 시스템 설계를 가능하게 하기

제안 방법

• 스택된 타일에 걸쳐 L1 및 L2 캐시 용량을 증가시킨 3D 최적화 CPU 아키텍처의 성능을 평가하기 위해 gem5 시뮬레이션을 사용한다.
• 3D 차원에서 논리 블록을 가까이 배치함으로써 장시간 지연이 발생하는 경로를 최소화하기 위해 다중 타일 공동 배치 기법을 구현한다.
• 특히 2D 면적 감소로 인해 볼록( bumps) 단위 전류 밀도가 증가함에 따라 발생하는 전원 공급 및 열 제약을 분석한다.
• 하이브리드 봉합(피치 ≤10 µm) 및 100nm 이하 금속 빌드 피치를 갖는 몰로티틱 3D 통합과 같은 고밀도 3D 기술을 평가한다.
• 시스템 아키텍처, 회로 설계, 물리적 레이아웃 제약 조건을 통합하는 3D 인식 EDA 도구 및 공동 설계 플로우를 제안한다.
• CNTFET 및 RRAM와 같은 비실리콘 재료를 사용한 몰로티틱 3D 통합을 연구하여 순차적 가공에서의 열 불일치 문제를 해결한다.

실험 결과

연구 질문

• RQ1 3D 통합은 현대 프로세서에서 상호연결 지연을 어떻게 줄이고 성능 및 에너지 효율성을 향상시킬 수 있는가?
• RQ2 전원 공급 및 열 핫스팟과 같은 고밀도 3D 스택 구현의 핵심 물리적 및 아키텍처 과제는 무엇인가?
• RQ3 기존 2D 설계 대비 3D 인식 마이크로아키텍처 설계는 성능 및 에너지 효율성 향상에 얼마나 기여하는가?
• RQ4 하이브리드 봉합 및 몰로티틱 3D와 같은 다양한 3D 통합 기술은 연결 밀도 및 확장성 측면에서 어떻게 비교되는가?
• RQ5 시스템 아키텍트, 회로 설계자, 기술 전문가 간의 교차 추상화 협업이 3D 설계 잠재력을 어떻게 해방시킬 수 있는가?

주요 결과

• 3D 최적화 설계는 상호연결 지연 감소와 경로 길이 분포의 강화로 인해 2D 설계 대비 최대 12% 성능 향상과 최대 40% 전력 감소를 달성했다.
• 3D 스택에서의 다중 타일 공동 배치 기법은 장시간 실패하는 지연 민감 경로의 수를 크게 감소시켜 타이밍 클로처를 향상시켰다.
• 하이브리드 봉합과 같은 고밀도 3D 기술은 10 µm 이하의 연결 피치를 가능하게 하여 타일 간 세밀한 기능 유닛 분할을 가능하게 한다.
• CNTFET 및 RRAM와 같은 비실리콘 재료를 사용한 몰로티틱 3D 통합은 100nm 이하의 금속 빌드 피치를 지원하며 순차적 가공에서 열 불일치 문제 없이 기능을 수행할 수 있다.
• 3D 최적화 아키텍처, 예를 들어 스택드 DRAM 및 몰로티틱 3D 메모리가 탑재된 설계는 외부 메모리 액세스를 제거하여 에너지 효율성을 수 개의 주기수만큼 향상시킬 수 있다.
• 2D 설계 대비 3D 설계의 프로세스 면적은 최대 50%까지 감소하지만, 이는 볼록 단위의 전력 밀도 증가를 초래하여 고도의 전원 공급 및 열 관리 기술이 필요하다.