[논문 리뷰] Statistical Timing Based Optimization using Gate Sizing

Agarwal, Aseem, Kaviraj Chopra외 1명|arXiv (Cornell University)|2007. 10. 25.

Low-power high-performance VLSI design참고 문헌 9인용 수 6

한 줄 요약

이 논문은 프로세스 변동성 하에서 타이밍 최적화를 위한 민감도 기반 통계적 게이트 크기 조정 방법을 제안하며, 완전한 지연 분포 전파를 피하기 위해 편미분 경계에 기반한 효율적인 자르기 알고리즘을 사용한다. 이 방법은 ISCAS 벤치마크에서 브루트포스 방법 대비 56배 빠른 런타임 속도 향상과 함께 99번째 백분율 지연에서 최대 10.5% 향상을 달성한다.

ABSTRACT

The increased dominance of intra-die process variations has motivated the field of Statistical Static Timing Analysis (SSTA) and has raised the need for SSTA-based circuit optimization. In this paper, we propose a new sensitivity based, statistical gate sizing method. Since brute-force computation of the change in circuit delay distribution to gate size change is computationally expensive, we propose an efficient and exact pruning algorithm. The pruning algorithm is based on a novel theory of perturbation bounds which are shown to decrease as they propagate through the circuit. This allows pruning of gate sensitivities without complete propagation of their perturbations. We apply our proposed optimization algorithm to ISCAS benchmark circuits and demonstrate the accuracy and efficiency of the proposed method. Our results show an improvement of up to 10.5% in the 99-percentile circuit delay for the same circuit area, using the proposed statistical optimizer and a run time improvement of up to 56x compared to the brute-force approach.

연구 동기 및 목표

• 대규모 VLSI 설계에서 증가하는 인트라 die 프로세스 변동성 문제를 해결하기 위해 정확하고 효율적인 타이밍 최적화를 가능하게 하기 위해.
• 대규모 회로에서 게이트 크기 조정을 위한 브루트포스 통계적 타이밍 분석의 계산 비용이 지나치게 높아 실용적이지 못한 문제를 해결하기 위해.
• 완전한 편미분 전파 없이도 게이트 크기 조정에 의한 지연 분포 변화를 계산할 수 있는 방법을 개발하기 위해.
• 정확도를 유지하면서 런타임을 줄임으로써 실용적인 통계적 타이밍 최적화를 가능하게 하기 위해.

제안 방법

• 게이트 크기 변화가 회로의 지연 분포에 미치는 영향을 추정하기 위해 민감도 기반 접근법을 사용한다.
• 편미분 경계가 회로를 따라 전파될수록 감쇠하는 새로운 이론을 도입하여 영향이 적은 민감도를 조기에 제거할 수 있도록 한다.
• 감쇠된 경계를 활용해 정확한 자르기 알고리즘을 설계하여 정확도 손실 없이 불필요한 민감도 계산을 제거한다.
• 완전한 통계적 지연 분포 재계산을 피하기 위해 주로 영향력이 큰 민감도 경로에 집중한다.
• 통계적 정적 타이밍 분석(SSTA)과 통합하여 프로세스 변동성 하에서 99번째 백분율 지연을 최적화한다.
• 정확도와 런타임 효율성을 검증하기 위해 ISCAS 벤치마크 회로에서 평가한다.

실험 결과

연구 질문

• RQ1 완전한 시뮬레이션 없이도 통계적 타이밍 제약 조건 하에서 게이트 크기 조정을 어떻게 최적화할 수 있는가?
• RQ2 인트라 die 프로세스 변동성이 게이트 크기 조정에 대한 회로 지연 민감도에 어떤 영향을 미치는가?
• RQ3 편미분 경계를 사용해 통계적 타이밍 분석에서 영향력이 적은 게이트 크기 조정을 체계적으로 제거할 수 있는가?
• RQ4 감쇠하는 편미분 경계 기반 자르기로 런타임을 얼마나 줄일 수 있으며, 정확도를 유지하면서 통계 최적화에 얼마나 기여하는가?
• RQ5 브루트포스 방법과 비교했을 때 제안된 방법은 지연 향상과 계산 비용 측면에서 어떤가?

주요 결과

• 제안된 방법은 동일한 회로 면적에서 99번째 백분율 지연에 대해 최대 10.5% 향상시키며, 뚜렷한 타이밍 최적화 성과를 보였다.
• 제안된 최적화 도구의 런타임은 브루트포스 방법 대비 최대 56배 빠르며, 대규모 설계에 실용적으로 적용 가능하다.
• 감쇠된 편미분 경계를 활용해 정확한 자르기 알고리즘을 구현함으로써 정확도 손실 없이 계산량을 줄였다.
• 결정론적 최악 경로가 아닌 통계적 지연 분포에 초점을 맞춰 인트라 die 프로세스 변동성을 효과적으로 다룬다.
• ISCAS 벤치마크 회로에서 잘 스케일링되며, 다양한 테스트 케이스에서 일관된 성능 향상을 보였다.
• 민감도 기반 최적화와 경계 기반 자르기의 조합이 통계적 타이밍 기반 게이트 크기 조정에 있어 정확하고 효율적임을 확인했다.