[논문 리뷰] Tb/s Polar Successive Cancellation Decoder 16nm ASIC Implementation

Altuğ Süral, E. Göksu Sezer외 3명|arXiv (Cornell University)|2020. 09. 20.

Error Correcting Code Techniques인용 수 7

한 줄 요약

이 논문은 16nm FinFET 공정에서 최적화된 폴라르 성공적 취소(OPSC) 디코더의 ASIC 구현을 제시하며, 0.79 mm² 면적에서 1.2 Tb/s 코딩된 스루풋과 0.95 pJ/bit 에너지 효율성을 달성한다. 이 설계는 적응형 LLR 양자화와 레지스터 감소/균형화를 활용하여 면적과 전력을 최소화하면서도 파ip라인 및 전개를 통해 초고속 스루풋을 실현한다. 이는 후기 배치 및 라우팅 후 ASIC 결과에서 1 Tb/s를 초월한 최초의 폴라르 디코더이다.

ABSTRACT

This work presents an efficient ASIC implementation of successive cancellation (SC) decoder for polar codes. SC is a low-complexity depth-first search decoding algorithm, favorable for beyond-5G applications that require extremely high throughput and low power. The ASIC implementation of SC in this work exploits many techniques including pipelining and unrolling to achieve Tb/s data throughput without compromising power and area metrics. To reduce the complexity of the implementation, an adaptive log-likelihood ratio (LLR) quantization scheme is used. This scheme optimizes bit precision of the internal LLRs within the range of 1-5 bits by considering irregular polarization and entropy of LLR distribution in SC decoder. The performance cost of this scheme is less than 0.2 dB when the code block length is 1024 bits and the payload is 854 bits. Furthermore, some computations in SC take large space with high degree of parallelization while others take longer time steps. To optimize these computations and reduce both memory and latency, register reduction/balancing (R-RB) method is used. The final decoder architecture is called optimized polar SC (OPSC). The post-placement-routing results at 16nm FinFet ASIC technology show that OPSC decoder achieves 1.2 Tb/s coded throughput on 0.79 mm$^2$ area with 0.95 pJ/bit energy efficiency.

연구 동기 및 목표

• 초고속 데이터센터 및 베이온-5G 응용 분야에서 폴라르 코드 디코딩을 위한 Tb/s 스루풋을 실현하기 위해.
• ASIC 구현에서 초고속 스루풋을 달성하면서도 저전력 및 저면적 효율을 확보하는 데 도전하기 위해.
• 적응형 양자화 및 레지스터 최적화를 통해 성공적 취소(SC) 디코딩의 구현 복잡도를 감소시키기 위해.
• 16nm FinFET 공정에 적합한 확장 가능하고 고효율적인 폴라르 디코더 아키텍처를 구현하기 위해.

제안 방법

• 1.2 GHz 클럭 주파수에서 고스루풋 동작을 가능하게 하기 위해 파이프라인 및 전개 아키텍처를 채택하였다.
• LLR 분포 엔트로피와 극성 비정규성에 기반해 내부 정밀도(1–5비트)를 동적으로 조정하는 적응형 로그가능도비율(LLR) 양자화 방식을 구현하였다.
• 파이프라인 스테이지 지연을 평탄화하고 클럭 주파수를 향상시키며 면적과 전력을 감소시키기 위해 레지스터 감소/균형화(R-RB)를 적용하였다.
• 간단한 코드 세그먼트의 디코딩을 가속화하고 계산 시간을 단축시키기 위해 하드웨어 단축 기법(R0, R1, SPC, REP)을 통합하였다.
• 하이브리드 디코딩 전략을 적용: 복잡한 세그먼트에는 표준 SC를, SPC/REP 노드에는 Wagner/MAP 디코더를 사용하여 최소한의 면적 오버헤드로 성능을 향상시켰다.
• Cadence Innovus를 사용하여 TSMC 16nm 라이브러리와 함께 전체 물리적 설계 프로세스(합성, 배치, 클럭 트리 합성, 라우팅 최적화)를 수행하였다.

실험 결과

연구 질문

• RQ1 16nm ASIC에서 수용 가능한 전력 및 면적 효율성을 확보하면서 폴라르 SC 디코더가 Tb/s 스루풋을 달성할 수 있는가?
• RQ2 적응형 LLR 양자화는 성능 손실을 크게 끼치지 않으면서도 구현 복잡도를 얼마나 효과적으로 감소시키는가?
• RQ3 레지스터 감소/균형화(R-RB)가 깊은 파이프라인 디코더에서 클럭 주파수 향상과 면적 감소에 얼마나 기여하는가?
• RQ4 제안된 OPSC 아키텍처는 최신 폴라르 디코더 구현 대비 성능, 면적, 에너지 효율성에서 어떻게 비교되는가?

주요 결과

• OPSC 디코더는 16nm FinFET 공정에서 0.79 mm² 면적에서 1.2 Tb/s 코딩된 스루풋과 0.95 pJ/bit 에너지 효율성을 달성하였다.
• FPGA 프로토타입은 8 dB Eb/No에서 200 Gb/s 스루풋과 1.1 × 10⁻¹³의 비트 오류율을 보이며 저BER 성능을 검증하였다.
• 적응형 LLR 양자화는 (1024, 854) 코드에서 성능 손실가 0.2 dB 이내로 내부 정밀도를 1–5비트로 감소시켰다.
• 디자인은 레지스터에 의해 지배적(면적의 69.8%)이지만, R-RB는 파이프라인 스테이지의 균형을 효과적으로 맞추어 1.2 GHz 동작을 가능하게 하였다.
• 후기 배치 및 라우팅 결과에서 면적 효율성 1554 Gb/s/mm²를 기록하여 다음으로 우수한 성능을 보인 구현보다 10배 높았다.
• 공정 제작된 ASIC들과 비교해 OPSC는 16배 높은 스루풋, 7.2배 낮은 지연, 10배 높은 면적 효율성을 확보하였다.