[논문 리뷰] Techniques for combining fast local decoders with global decoders under circuit-level noise

Christopher Chamberland, Luís F. Gonçalves외 3명|arXiv (Cornell University)|2022. 08. 02.

Quantum Computing Algorithms and Architecture인용 수 8

한 줄 요약

이 논문은 회로 수준의 노이즈 하에서 표면 코드를 위한 하이브리드 디코딩 프레임워크를 제안한다. 이는 빠른 3D 컨volution 신경망(NN) 국소 디코더와 MWPM 또는 유니온 팬과 같은 전역 디코더를 조합한 것이다. 국소 NN 디코더는 국소 오류를 수정함으로써 심프토미 밀도를 감소시키고, 심프토미 붕괴 및 수직 정리 전략을 통해 수정으로 인한 오류 전파를 완화함으로써 더 빠른 전역 디코딩을 가능하게 하며, 약 $ p_{\text{th}} \approx 5 \times 10^{-3} $ 수준의 논리 오류 임계값을 달성한다.

ABSTRACT

Implementing algorithms on a fault-tolerant quantum computer will require fast decoding throughput and latency times to prevent an exponential increase in buffer times between the applications of gates. In this work we begin by quantifying these requirements. We then introduce the construction of local neural network (NN) decoders using three-dimensional convolutions. These local decoders are adapted to circuit-level noise and can be applied to surface code volumes of arbitrary size. Their application removes errors arising from a certain number of faults, which serves to substantially reduce the syndrome density. Remaining errors can then be corrected by a global decoder, such as Blossom or Union Find, with their implementation significantly accelerated due to the reduced syndrome density. However, in the circuit-level setting, the corrections applied by the local decoder introduce many vertical pairs of highlighted vertices. To obtain a low syndrome density in the presence of vertical pairs, we consider a strategy of performing a syndrome collapse which removes many vertical pairs and reduces the size of the decoding graph used by the global decoder. We also consider a strategy of performing a vertical cleanup, which consists of removing all local vertical pairs prior to implementing the global decoder. Lastly, we estimate the cost of implementing our local decoders on Field Programmable Gate Arrays (FPGAs).

연구 동기 및 목표

• 양자 알고리즘 실행 중 기하급수적인 버퍼 백로그를 유발할 수 있는 고속도 디코딩 지연 문제를 해결한다.
• 디코딩의 스케일러빌리티와 속도를 확보하기 위해, 회로 수준의 노이즈에 대응할 수 있는 확장 가능한 빠른 국소 디코더를 개발한다. 이 디코더는 전역 디코딩 이전에 심프토미 밀도를 감소시킨다.
• 국소 디코더의 수정으로 인해 생기는 강조된 심프토미 정점의 수직 쌍을 방지한다. 이러한 쌍은 심프토미 밀도를 증가시키고 논리 오류를 유발할 수 있다.
• 심프토미 밀도를 유지하고 정확한 전역 디코딩을 보장하기 위해 효율적인 후처리 전략(심프토미 붕괴 및 수직 정리)을 설계한다.
• 실시간 구현을 위한 양자 컴퓨팅 시스템에 적합한 FPGA에 국소 NN 디코더를 구현할 경우의 하드웨어 비용을 추정한다.

제안 방법

• 기울인 표면 코드의 시공간 볼륨을 대상으로 작동하는 3D 컨volution 신경망 디코더를 설계하여, 임의의 코드 크기에서 국소 오류 수정이 가능하도록 한다.
• 국소 NN 디코더를 사용해 일정 수의 고장으로 인한 오류를 수정함으로써, 전역 디코딩 이전의 활성 심프토미 결함 수를 감소시킨다.
• 심프토미 붕괴 절차를 구현하여 큰 부분의 수직 쌍의 강조된 정점을 제거함으로써 전역 디코더의 디코딩 그래프 크기를 줄인다.
• 수직 정리 프로토콜을 도입하여 전역 디코딩 이전에 국소 수직 쌍을 제거한다. 방향성은 측정 라운드 중간부의 심프토미 밀도 분포에 기반하여 선택된다.
• 감소된 심프토미 그래프에서 최소 무게 완벽 매칭(MWPM)을 사용하여 빠르고 정확한 논리 오류 수정을 달성한다.
• 실시간 운영을 가능하게 하기 위해 자원 요구량과 처리량을 추정하여 국소 디코더를 FPGA에 최적화한다.

실험 결과

연구 질문

• RQ1 3D 컨volution 신경망 디코더는 표면 코드의 회로 수준의 노이즈에 효과적으로 적응하여 심프토미 밀도를 감소시키고 전역 디코딩 속도를 향상시킬 수 있는가?
• RQ2 국소 NN 디코더의 수정은 심프토미 구조에 어떤 영향을 미치는가? 특히 강조된 정점의 수직 쌍 형성 측면에서 어떻게 영향을 미치는가?
• RQ3 심프토미 붕괴나 수직 정리와 같은 전략들은 심프토미 밀도를 효과적으로 감소시키고, 수직 쌍으로 인한 논리 오류를 방지하는 데 얼마나 효과적인가?
• RQ4 회로 수준의 노이즈 하에서 국소 NN 디코딩과 전역 디코딩을 조합했을 때 도달 가능한 논리 오류 임계값은 무엇인가?
• RQ5 실시간 양자 오류 수정 파이프라인에서 제안된 국소 NN 디코더를 FPGA에 구현하기 위한 하드웨어 자원 요구량은 무엇인가?

주요 결과

• 제안된 3D 컨볼루션 신경망 국소 디코더는 시공간 볼륨 내 일정 수의 고장으로 인한 국소 오류를 수정함으로써 심프토미 밀도를 효과적으로 감소시킨다.
• 심프토미 붕괴는 심프토미 결함 수와 디코딩 그래프 크기를 크게 감소시켜 전역 디코딩 속도를 향상시키며, 성능 손실 최소화를 달성한다.
• 심프토미 측정 주기 중간부의 심프토미 밀도 분포를 기반으로 방향성을 선택한 수직 정리 프로토콜은 측정 오류 시퀀스로 인한 시간적 논리 오류를 방지한다.
• 하이브리드 디코딩 방식은 약 $ p_{\text{th}} \approx 5 \times 10^{-3} $ 수준의 논리 오류 임계값을 달성하여, 회로 수준의 노이즈 하에서도 경쟁력 있는 성능을 보여준다.
• 국소 NN 디코더는 낮은 지연과 높은 처리량으로 FPGA에 구현 가능할 것으로 추정되어, 근접한 하드웨어 환경에서 실시간 양자 오류 수정에 적합하다.
• 장점에도 불구하고 수직 정리는 시간적 거리 유지 조건을 충족하기 위해 필수 코드 거리 $ d_m $ 를 $ d_m > 4m - 5 $ 로 증가시켜야 하며, 이는 알고리즘 실행 시간을 두 배로 늘릴 수 있다. 이 문제는 대체 프로토콜에 의해 완화되어야 한다.