[논문 리뷰] Ternary circuits: why R=3 is not the Optimal Radix for Computation

Daniel Etiemble|arXiv (Cornell University)|2019. 08. 19.

Low-power high-performance VLSI design참고 문헌 13인용 수 5

한 줄 요약

이 논문은 오랫동안 널리 받아들여진 주장, 즉 계산에 있어 라디우스 R = 3이 최적이라는 주장을 도전하며, 실제로는 삼진 회로가 이진 회로보다 성능이 열 劣하다고 주장한다. MOSFET 유사 CNTFET 기술을 사용하여, 산술 회로(더하기기, 승수기)와 표준 논리 요소의 삼진 구현이 이진 구현보다 일반적으로 2.5에서 2.6배 이상 많은 트anzist를 요구함을 입증한다. 이는 정보 비율 log(3)/log(2)에서 예상되는 1.58배 이내의 복잡도 이점보다 크게 벗어나 있다.

ABSTRACT

A demonstration that e=2.718 rounded to 3 is the best radix for computation is disproved. The MOSFET-like CNTFET technology is used to compare inverters, Nand, adders, multipliers, D Flip-Flops and SRAM cells. The transistor count ratio between ternary and binary circuits is generally greater than the log(3)/log(2) information ratio. The only exceptions concern a circuit approach that combines two circuit drawbacks (an additional power supply and a circuit conflict between transistors) and only when it implements circuits based on the ternary inverter. For arithmetic circuits such as adders and multipliers, the ternary circuits are always outperformed by the binary ones using the same technology.

연구 동기 및 목표

• 계산에 있어 라디우스 R = e ≈ 2.718(반올림하여 R = 3)이 최적의 라디우스라는 널리 퍼진 주장에 반박하기 위해.
• 삼진 회로가 이진 회로에 비해 하드웨어 복잡도, 전력, 면적, 지연 측면에서 실질적인 이점이 있는지 평가하기 위해.
• CNTFET 기술을 사용하여 삼진 대비 이진 회로의 트anzist 수, 인터커넥트 오버헤드, 전원 공급 요구사항을 분석하기 위해.
• 삼진 회로가 어떤 특정 조건에서 경쟁 가능할 수 있는지 특정하고, 일반적으로 이진 회로를 능가하지 못하는 이유를 규명하기 위해.

제안 방법

• MOSFET 유사 CNTFET 기술을 사용하여 동일한 이진 및 삼진 논리 게이트(반전기, NAND, NOR) 및 산술 회로(1비트 더하기기, 8x8 승수기)의 트anzist 수를 비교한다.
• 정보 비율 log(3)/log(2) ≈ 1.58을 기준으로 하드웨어 복잡도의 허용 가능한 복잡도 교환 비용을 평가한다.
• 특히 '중간 수준'을 ON 트anzist를 통해 실현한 경우의 삼진 반전기 설계에서 다중 전원 공급과 DC 전류 경로의 영향을 분석한다.
• D-Flip-Flop 및 메모리 셀(SRAM, DRAM)의 삼진 및 이진 형태의 성능을 트anzist 수와 정적 전력 소모 측면에서 평가한다.
• CNTFET 기반 회로 설계에서의 실측 데이터를 활용하여 다양한 라디우스 시스템 간의 하드웨어 복잡도를 비교한다.
• Hurst 복잡도 모델 C = k(R × log N / log R)를 적용하고, 다양한 라디우스에서 트anzist 비용이 비균일한 점을 고려하여 이를 보완한다.

실험 결과

연구 질문

• RQ1 실제 트anzist 수준의 하드웨어 복잡도를 평가할 때, R = e가 계산에 최적이라는 이론적 주장이 유지되는가?
• RQ2 정보 비율 log(3)/log(2)에 따르면 삼진 회로가 이진 회로의 1.58배 이내의 하드웨어 복잡도를 달성할 수 있는가?
• RQ3 삼진 회로가 산술 및 순차 논리에서 이진 회로를 능가하지 못하는 데에 기여하는 구체적인 회로 설계 상충 요소는 무엇인가?
• RQ4 어떤 조건—특히 어떤 회로 유형이나 설계 방식에서—삼진 회로가 이진 회로와 경쟁 가능할 수 있는가?
• RQ5 이론적으로 R = 3의 이점이 있음에도 불구하고, 산업적 다가치 논리 구현(예: MLC/TLC 플래시)이 삼진보다 2의 거듭제곱 라디우스(M = 4, 8)를 선호하는 이유는 무엇인가?

주요 결과

• R = e에서의 이론적 복잡도 최소값은 매우 평탄하여, C(2) = C(4) = 2.885이고 C(3) = 2.718이며, 이는 R = 3이 R = 2보다 5.66% 뿐 더 나은 성능을 보임을 의미한다.
• 8x8 승수기의 경우, 삼진 회로는 6,190개의 트anzist를 요구하는 반면 이진 회로는 2,382개를 요구하여 트anzist 수 비율이 2.60으로, 1.58 정보 비율을 크게 초과한다.
• 삼진 1트릿 더하기기의 경우 124개의 트anzist가 필요하고, 이진 1비트 더하기기는 36개이므로 비율은 3.44로 이론적 1.58의 이점보다 훨씬 열 劣하다.
• 오직 삼진 반전기를 ON 트anzist를 사용한 3트anzist 방식으로만 트anzist 비율이 1.25로 1.58 이내에 머무르지만, 이 설계는 두 개의 전원 공급원이 필요하고 DC 전류 흐름을 유발한다.
• 다른 모든 삼진 구현, D-Flip-Flop 및 SRAM 셀을 포함하여, 이진 등가물보다 1.58배 이상 많은 트anzist를 요구하며 비율은 1.33에서 2.5 사이이다.
• 삼진 회로에서 다중 전원 공급과 DC 전류 경로의 사용은 심각한 단점으로 이어진다: 상호연결 복잡도 증가와 정적 전력 소모 증가로 인해 잠재적 효율성 향상 효과가 상쇄된다.