[논문 리뷰] Testable Designs of Toffoli Fredkin Reversible Circuits

Hari Mohan Gaur, Ashutosh Kumar Singh외 1명|arXiv (Cornell University)|2021. 08. 17.

Quantum Computing Algorithms and Architecture참고 문헌 22인용 수 4

한 줄 요약

이 논문은 MCT, MCF, 및 MCTF 게이트를 사용하여 Toffoli, Fredkin, 및 혼합 Toffoli-Fredkin 역행성 회로에 대한 새로운 검증 가능한 설계 방법론을 제안하며, 내장형 테스트 가능성과 회로 수정을 통합하여 테스트 오버헤드를 최소화한다. 이 방법은 최대 75%의 고장 커버리지와 최대 60%의 게이트 비용 감소를 달성하여, 비용 지표와 테스트 가능성 효율성에서 최신 기술보다 뚜렷이 뛰어나다.

ABSTRACT

Loss of every bit in traditional logic circuits involves dissipation of power in the form of heat that evolve to the environment. Reversible logic is one of the alternatives that have capabilities to mitigate this dissipation by preventing the loss of bits. It also have the potential to broaden the horizon of futuristic reckon with its applications to quantum computation. Application of testing strategies to the logic circuits is a necessity that guarantees their true functioning where the researchers are at par with solutions for the upcoming challenges and agreements for reversible logic circuits. Novel methods of designing Toffoli, Fredkin and mixed Toffoli-Fredkin gates based reversible circuits for testability are put fourth in this article. The proposed designs are independent of the implementation techniques and can be brought into real hardware devices after obtaining a stable fabrication environment. The experimentation for the proposed models are performed on RCViewer and RevKit tools to verify the functionality and computation of cost metrics. Fault simulations are carried out using C++ and Java to calculate fault coverage in respective methodologies. The results confirmed that all the presented work outperforms existing state-of-art approaches.

연구 동기 및 목표

• 나노스케일 CMOS 회로에서의 전력 소모 및 과열 문제 증가에 대응하기 위해 근접 영구 에너지 계산을 위한 역행성 논리의 활용.
• 내장형 테스트 가능성과 효율적인 회로 수정을 통해 역행성 회로의 테스트 오버헤드를 줄여 테스트 데이터 볼륨과 하드웨어 비용을 최소화.
• 전체 가산기, 리플 캐리 가산기, 승수기와 같은 주요 데이터 패스 요소(DPE)에 대해 비용 지표 향상으로 인한 확장 가능한 검증 가능한 설계 개발.
• 새로운 고장 탐지 기법을 활용한 역행성 회로의 온라인 및 오프라인 테스트를 위한 종합적 프레임워크 수립.
• 외부 테스트에 대한 의존도를 줄이고 설계 복잡성을 최소화하기 위해 테스트 가능성 통합을 합성 알고리즘에 통합 가능하게 하기.

제안 방법

• 단일 비트 stuck-at 고장을 위한 내재된 테스트 가능성과 함께 다중 제어 Toffoli(MCT), 다중 제어 Fredkin(MCF), 및 혼합 MCTF 게이트를 사용한 새로운 설계 방법론 제안.
• 설계 복잡도나 테스트 데이터 볼륨 증가 없이도 고장 탐지 능력을 향상시키기 위한 회로 수정 기법 도입.
• 일반 테스트 세트와 결정론적 테스트 패턴 생성을 활용하여 제안된 모든 설계에서 완전한 고장 커버리지 확보.
• 기능 검증 및 비용 지표 계산(Gate cost, garbage 출력, 양자 비용)을 위해 RCViewer 및 RevKit 도구 활용.
• C++ 및 자바를 사용한 고장 시뮬레이션을 통해 벤치마크 회로에서의 고장 커버리지와 테스트 효율성 평가.
• 성능 평가를 위해 4–64비트 회로에서 검증 가능한 DPE(전체 가산기, 리플 캐리 가산기, 승수기) 설계에 프레임워크 적용.

실험 결과

연구 질문

• RQ1 MCT, MCF, 및 MCTF 기반 역행성 회로에 내장형 테스트 가능성을 설계 비용에 최소한의 영향을 주고 효과적으로 통합할 수 있는 방법은 무엇인가?
• RQ2 역행성 논리에서 높은 고장 커버리지 유지와 함께 테스트 데이터 볼륨을 줄일 수 있는 회로 수정 기법은 무엇인가?
• RQ3 기존 최신 기술 대비 제안된 방법론이 게이트 비용, 가비지 출력, 양자 비용을 얼마나 줄일 수 있는가?
• RQ4 제안된 검증 가능한 DPE(예: FA, RCA, MUL)가 다양한 벤치마크 구성에서 상당한 비용 절감을 달성할 수 있는가?
• RQ5 제안된 테스트 방법론이 역행성 회로의 단일 stuck-at 고장을 완전히 커버하는 데 얼마나 효과적인가?

주요 결과

• 제안된 검증 가능한 설계는 MCTF 기반 방법론에서 최대 75%의 고장 커버리지, MCT 기반에서는 61%, MCF 기반에서는 49%를 달성하며, 모든 고장 모델에서 완전한 커버리지 확보.
• 최근 문헌 대비 제안된 ALU 아키텍처에서 최대 60%의 게이트 비용 감소를 달성하였으며, 승수기 회로에서는 44% 감소.
• MCT 기반 오프라인 테스트 방법론은 비용 측정치를 최대 44%까지 감소시키며, MCF 기반 방법은 비용 지표에서 100% 감소 달성.
• 전체 가산기(FA) 설계는 모든 지표에서 평균 11%의 비용 절감을 달성하였고, 리플 캐리 가산기(RCA)는 12% 감소.
• 제안된 프레임워크는 설계 단계에서 테스트 가능성 통합을 통해 추가 하드웨어와 테스트 시간을 제거하여 테스트 오버헤드를 최소화.
• 모든 비용 지표에서 이전 연구 대비 뚜렷한 승리를 보이며, 확장 가능한 역행성 회로의 테스트 가능성과 효율성 향상에 있어 상당한 개선을 입증.