[논문 리뷰] The elusive memristor: signatures in basic electrical circuits

Yogesh N. Joglekar, Stephen J. Wolf|arXiv (Cornell University)|2008. 07. 25.

Advanced Memory and Neural Computing인용 수 5

한 줄 요약

이 논문은 RLC 프레임워크를 완성하는 네 번째 이상적인 회로 소자인 메모리스터에 대한 튜토리얼을 제시한다. 메모리스터가 히스테리시스 I-V 특성을 나타내며, 이중 시간 상수를 가진 MC 및 ML 회로에서 지수 감쇠가 아닌 감쇠를 가능하게 하며, MCL 회로에서는 캑시터 극성을 뒤집음으로써 과다진성에서 과다진성 이하의 행동으로 조절 가능하다는 것을 보여준다.

ABSTRACT

We present a tutorial on the properties of the new ideal circuit element, a memristor. By definition, a memristor M relates the charge q and the magnetic flux $\phi$ in a circuit, and complements a resistor R, a capacitor C, and an inductor L as an ingredient of ideal electrical circuits. The properties of these three elements and their circuits are a part of the standard curricula. The existence of the memristor as the fourth ideal circuit element was predicted in 1971 based on symmetry arguments, but was clearly experimentally demonstrated just this year. We present the properties of a single memristor, memristors in series and parallel, as well as ideal memristor-capacitor (MC), memristor-inductor (ML), and memristor-capacitor-inductor (MCL) circuits. We find that the memristor has hysteretic current-voltage characteristics. We show that the ideal MC (ML) circuit undergoes non-exponential charge (current) decay with two time-scales, and that by switching the polarity of the capacitor, an ideal MCL circuit can be tuned from overdamped to underdamped. We present simple models which show that these unusual properties are closely related to the memristor's internal dynamics. This tutorial complements the pedagogy of ideal circuit elements (R,C, and L) and the properties of their circuits.

연구 동기 및 목표

• 메모리스터를 R, C, L와 동등한 기본 이상적인 회로 소자로 정립하기 위해.
• 1971년 예측 이후 2008년 실험적 확인을 받은 메모리스터 존재의 이론적 및 실험적 기반을 설명하기 위해.
• 저항, 커패시터, 인덕터와의 직렬, 병렬 및 복합 구성에서 메모리스터의 거동를 분석하기 위해.
• 메모리스터 역학이 MC 및 ML 회로에서 비지수적이고 다중 시간 상수 반응을 유도하는 방식을 보여주기 위해.
• MCL 회로의 캑시터 극성을 뒤집음으로써 과다진성에서 과다진성 이하의 행동으로 시스템을 조절할 수 있음을 보여주기 위해.

제안 방법

• 대칭성 논증을 통해 메모리스터의 구성 관계를 유도하고, 이를 자속 φ와 전하 q 사이의 관계로 정의한다.
• 이deal 회로 법칙을 사용하여 단일 메모리스터 및 그 직렬 및 병렬 조합을 모델링한다.
• 전하와 전류 감쇠에 대한 두 개의 별개의 시간 상수를 가진 미분 방정식을 해결하여 MC 및 ML 회로를 분석한다.
• 메모리스터의 내부 상태가 감쇠 특성을 조절하는 방식을 보여주기 위해 MCL 회로 역학을 수립한다.
• 히스테리시스 I-V 행동과 메모리스터의 내부 상태 변화를 연결하기 위해 단순한 분석 모델을 사용한다.
• 메모리스터의 비선형적이고 과거에 의존하는 거동가 메모리스터의 상태에 따라 변하는 저항에서 기인한다는 것을 보여준다.

실험 결과

연구 질문

• RQ1 메모리스터는 어떻게 히스테리시스 전류-전압 특성을 나타내며, 이러한 행동의 근본 원리는 무엇인가?
• RQ2 이deal 메모리스터-커패시터(MC) 및 메모리스터-인덕터(ML) 회로에서 전하와 전류 감쇠 역학은 어떻게 되는가?
• RQ3 MCL 회로에서 캑시터 극성을 뒤집음으로써 감쇠 행동을 조절할 수 있는가?
• RQ4 MC 및 ML 회로에서의 이중 시간 상수는 메모리스터의 내부 역학으로부터 어떻게 유도되는가?
• RQ5 메모리스터의 상태에 따라 변하는 저항이 회로 거동을 어떻게 형성하는가?

주요 결과

• 메모리스터는 상태에 따라 변하는 저항으로 인해 히스테리시스 I-V 특성을 나타내며, 이는 기억 효과의 특징이다.
• MC 및 ML 회로에서 전하와 전류 감쇠는 메모리스터의 내부 역학으로 인해 비지수적 행동을 보이며, 두 개의 별개의 시간 상수를 가진다.
• MCL 회로에서 캑시터 극성을 뒤집음으로써 과다진성에서 과다진성 이하의 반응으로 조절 가능하며, 이는 조절 가능한 감쇠를 보여준다.
• 메모리스터의 내부 상태 변화가 다중 시간 상수 감쇠를 지배하며, 시간 상수는 회로의 저항 및 커패시턴스/인덕턴스 값에 의해 결정된다.
• 이론적 모델은 메모리스터의 고유한 거동가 메모리스터의 기본적인 자속과 전하 간의 관계에서 기인하며, RLC 프레임워크를 완성한다는 것을 확인한다.
• 2008년 메모리스터의 실험적 구현은 1971년 회로 이론의 대칭성에 기반한 이론적 예측을 검증한다.