[논문 리뷰] The impact of classical electronics constraints on a solid-state logical qubit memory

James E. Levy, Anand Ganti외 6명|ArXiv.org|2009. 03. 31.

Quantum Computing Algorithms and Architecture참고 문헌 21인용 수 3

한 줄 요약

이 논문은 실세계의 고전 전자기기 및 내재된 게이트 연산의 제약을 고려한 실리콘 더블 큐비트 도트 아키텍처에서 고장 내성 로직 큐비트 메모리 구조를 제안한다. 스케줄링 제약으로 인한 유휴 시간 손실로 인해 추가 억제 조치 없이 오류 보정이 무효화되지만, 동적 분할(Dynamical Decoupling, DD)을 통합함으로써 유휴 시간 유발 오류가 감소하여, 30 ns 클럭 주기 조건에서도 분해성 노이즈의 경우 $5.5 \times 10^{-5}$, 편향된 노이즈의 경우 $2.0 \times 10^{-5}$의 오류 임계값을 달성할 수 있다.

ABSTRACT

We describe a fault-tolerant memory for an error-corrected logical qubit based on silicon double quantum dot physical qubits. Our design accounts for constraints imposed by supporting classical electronics. A significant consequence of the constraints is to add error-prone idle steps for the physical qubits. Even using a schedule with provably minimum idle time, for our noise model and choice of error-correction code, we find that these additional idles negate any benefits of error correction. Using additional qubit operations, we can greatly suppress idle-induced errors, making error correction beneficial, provided the qubit operations achieve an error rate less than $2 imes 10^{-5}$. We discuss other consequences of these constraints such as error-correction code choice and physical qubit operation speed. While our analysis is specific to this memory architecture, the methods we develop are general enough to apply to other architectures as well.

연구 동기 및 목표

• 고체 상태 큐비트에서 고전 제어 전자기기 및 내재된 게이트 세트의 현실적인 제약을 고려한 고장 내성 로직 큐비트 메모리 아키텍처를 설계하는 것.
• CMOS 통합 및 루팅 제약에 의해 제약을 받는 물리적 큐비트 레이아웃에서 고전 전자기기로 인한 유휴 시간 손실이 양자 오류 보정의 실현 가능성에 미치는 영향을 조사하는 것.
• 특히 동적 분할(DD)을 포함한 오류 억제 전략의 효과를, 하드웨어에 의한 스케줄링 제약 하에서 유휴 시간으로 인한 오류를 완화하는 데 평가하는 것.
• 게이트 오류율과 클럭 주기 제약을 포함한 현실적인 하드웨어 가정 하에서 고장 내성 작동의 오류 임계값을 결정하는 것.
• 실제 아키텍처 제약 조건 하에서 오류 보정 스케줄 최적화 및 오류 수정 코드 선택을 위한 일반적인 방법론을 제공하는 것.

제안 방법

• 제약된 큐비트 레이아웃과 제한된 상호연결성에 적합한 지역적이고 기하학적으로 호환되는 오류 수정 코드인 Bacon-Shor 코드(BS9)를 사용한다.
• 고전 전자기기 제약 하에서 명시적인 스케줄링을 수행하는 내재된 게이트 세트(예: $X_{\pi/2}$, $Z_{\pi/2}$, CPHASE, 항등 게이트)를 사용하여 고장 내성 오류 보정 절차를 개발한다.
• 물리적 오류율이 감소하여 로직 오류율이 물리적 오류율 이하가 되는 최대 물리적 오류율을 정량화하기 위해 '오류 임계값'이라는 성능 지표를 정의한다.
• 크라이오스타트 단계 간의 교차 간섭 및 신호 대역폭 제약을 고려하면서 유휴 시간을 최소화하도록 스케줄링을 최적화하며, 히우리스틱 방법을 사용해 유휴 시간 손실을 줄인다.
• 유휴 시간 동안 디코herence를 억제하기 위해 $X$-idle-$X$-idle 시퀀스를 적용함으로써 동적 분할(DD) 펄스를 사용하여 효과적인 유휴 오류율을 2000배 감소시킨다.
• 분해성 노이즈와 편향된 노이즈를 모두 포함하는 노이즈 모델을 사용하며, $T_2/T_2^*$ 비율에서 유도된 오류율을 사용하여 현실적인 디코herence 조건 하에서 성능을 평가한다.

실험 결과

연구 질문

• RQ1 고전 전자기기 제약과 제한된 게이트 연산으로 인해 제약을 받는 실리콘 고체 상태 로직 큐비트 메모리에서 오류 보정이 유익한가?
• RQ2 전자기기 스케줄링으로 인해 발생하는 유휴 시간 손실이 물리적 큐비트 아키텍처에서 오류 보정의 효과성에 어떤 영향을 미치는가?
• RQ3 동적 분할(DD)이 하드웨어 제약 조건 하에서 유휴 시간으로 인한 오류를 어느 정도 억제할 수 있으며, 오류 보정의 이점을 복원할 수 있는가?
• RQ4 실제 게이트 오류율과 클럭 주기 조건 하에서 고장 내성 로직 큐비트 메모리의 도달 가능한 오류 임계값은 무엇인가?
• RQ5 CMOS 통합 냉각 시스템에서의 레이아웃 및 루팅 제약 조건이 오류 수정 코드 선택과 게이트 스케줄링에 어떤 영향을 미치는가?

주요 결과

• 동적 분할(DD)이 적용되지 않은 경우, 전자기기 스케줄링으로 인한 유휴 시간 손실로 인해 오류 보정이 무효화되며, 30 ns 클럭 주기 조건 하에서는 최적의 스케줄이라도 오류 임계값이 존재하지 않는다.
• 특히 $X$-idle-$X$-idle DD 펄스의 적용으로 유효한 유휴 오류율이 2000배 감소한다($T_2/T_2^* = 60\,\text{ms}/3\,\mu\text{ms}$), 이로 인해 상당한 오류 억제 효과를 달성할 수 있다.
• DD를 적용한 결과, 30 ns 클럭 주기 조건 하에서 분해성 노이즈 모델의 경우 $5.5 \times 10^{-5}$, 편향된 노이즈 모델의 경우 $2.0 \times 10^{-5}$의 오류 임계값을 달성한다.
• 오류 보정이 유익해지기 위한 필수 게이트 오류율은 $2 \times 10^{-5}$ 이하이며, 이는 DD를 통해 유휴 노이즈를 억제할 때에만 달성 가능하다.
• DD를 위해 추가로 104개의 $X$ 게이트가 필요하지만, 이는 유의미한 오류 임계값을 달성하기 위해 필수적이며, 게이트 오버헤드와 오류 억제 사이의 상충관계를 부각시킨다.
• 결과적으로 이 현실적인 아키텍처의 오류 임계값은 더 추상적인 모델보다 약 20배 높은 것으로 나타났으며, 이는 DD와 스케줄링 제약으로 인한 추가 게이트 오버헤드 덕분이다.