[논문 리뷰] The Influence of Malloc Placement on TSX Hardware Transactional Memory

Dave Dice, Tim Harris외 2명|arXiv (Cornell University)|2015. 04. 17.

Distributed systems and fault tolerance참고 문헌 14인용 수 13

한 줄 요약

이 논문은 인텔의 TSX 하드웨어 트랜잭셔널 메모리에서 동적 메모리 할당기 배치 정책이 L1 캐시 인덱스 충돌로 인해 종료 비율에 상당한 영향을 미친다는 것을 입증한다. 인덱스 인식 할당기(CIA-Malloc)를 사용함으로써 저자들은 충돌 미스와 종료를 줄였으며, 특히 병적인 메모리 접근 패턴에서 트랜잭셔널 락 엘리전(TLE) 워크로드의 동시성과 처리량을 향상시켰다.

ABSTRACT

The hardware transactional memory (HTM) implementation in Intel's i7-4770 "Haswell" processor tracks the transactional read-set in the L1 (level-1), L2 (level-2) and L3 (level-3) caches and the write-set in the L1 cache. Displacement or eviction of read-set entries from the cache hierarchy or write-set entries from the L1 results in abort. We show that the placement policies of dynamic storage allocators -- such as those found in common "malloc" implementations -- can influence the L1 conflict miss rate in the L1. Conflict misses -- sometimes called mapping misses -- arise because of less than ideal associativity and represent imbalanced distribution of active memory blocks over the set of available L1 indices. Under transactional execution conflict misses may manifest as aborts, representing wasted or futile effort instead of a simple stall as would occur in normal execution mode. Furthermore, when HTM is used for transactional lock elision (TLE), persistent aborts arising from conflict misses can force the offending thread through the so-called "slow path". The slow path is undesirable as the thread must acquire the lock and run the critical section in normal execution mode, precluding the concurrent execution of threads in the "fast path" that monitor that same lock and run their critical sections in transactional mode. For a given lock, multiple threads can concurrently use the transactional fast path, but at most one thread can use the non-transactional slow path at any given time. Threads in the slow path preclude safe concurrent fast path execution. Aborts rising from placement policies and L1 index imbalance can thus result in loss of concurrency and reduced aggregate throughput.

연구 동기 및 목표

• 인텔의 TSX에서 동적 메모리 할당기 배치가 하드웨어 트랜잭셔널 메모리(HTM) 종료 비율에 미치는 영향을 조사하는 것.
• 비균일한 메모리 접근 패턴으로 인해 발생하는 L1 캐시 인덱스 충돌이, 캐시 용량을 초과하지 않더라도 TSX에서 종료를 유발한다는 것을 밝히는 것.
• 인덱스 인식 메모리 할당기가 HTM 워크로드에서 충돌 미스와 종료를 줄일 수 있는지 평가하는 것.
• 이러한 할당기가 낭비적인 트랜잭션 종료를 최소화함으로써 트랜잭셔널 락 엘리전(TLE)에서 성능과 동시성을 향상시킬 수 있음을 입증하는 것.
• HTM 시스템에서 캐시 인덱스 불균형으로 인한 성능 저하를 해결하기 위한 실용적이고 저비용의 대체 전략(CIA-Malloc)을 제공하는 것.

제안 방법

• i7-4770의 L1 캐시 기하학적 특성—특히 8-way set-associative 아키텍처, 64개의 세트, 4KB 페이지 정렬—을 고려한 인덱스 인식 할당기(CIA-Malloc)를 구현하였다.
• 주소 해싱과 할당 크기 랜덤화를 사용하여 메모리 블록을 L1 캐시 세트에 균일하게 분산시켜 인덱스 충돌을 줄였다.
• 단일 스레드 린 회전 및 다중 스레드 AVL 트리 워크로드를 사용한 마이크로 벤치마크를 수행하여 트랜잭션 성공률을 측정하였다.
• Transactional Lock Elision(TLE)과 전통적인 트랜잭셔널 동기화(TTS) 환경에서 GLIBC malloc과 CIA-Malloc를 비교하여 성능을 측정하였다.
• 다양한 할당 크기에서 종료 비율과 처리량을 분석하여, 인덱스 충돌이 성능 저하를 유발하는 병적인 케이스를 규명하였다.
• 쓰기 세트 제거 위험을 줄이기 위해 트랜잭션 재정렬 기법(예: 쓰기 명령어를 트랜잭션 끝으로 옮기기)을 적용하고, i7-4770의 비대칭 쓰기 세트 추적 구조에서 그 효과를 검증하였다.

실험 결과

연구 질문

• RQ1 malloc 할당이 인텔의 TSX 하드웨어 트랜잭셔널 메모리에서 종료 비율에 어느 정도 영향을 미치는가?
• RQ2 할당기 배치로 인한 L1 캐시 인덱스 충돌이 HTM에서 어떻게 트랜잭션 종료로 나타나는가?
• RQ3 인덱스 인식 할당기가 HTM 워크로드에서 충돌 미스를 줄이고 트랜잭션 성공률을 향상시킬 수 있는가?
• RQ4 병적인 할당 크기는 TLE의 동시성과 처리량에 어떤 성능 영향을 미치는가?
• RQ5 트랜잭션 재정렬(예: 쓰기 명령어를 트랜잭션 끝으로 이동하기)은 쓰기 세트 제거로 인한 종료를 어떻게 완화하는가?

주요 결과

• 특정 병적인 할당 크기(예: 약 2000바이트)에서는 GLIBC malloc이 TLE 환경에서 심각한 성능 저하를 보였으며, 4스레드 처리량이 순차적 TTS보다 열 劣하므로 높은 종료 비율이 원인임을 확인하였다.
• CIA-Malloc 할당기는 L1 캐시 인덱스 충돌로 인한 종료를 줄여, 린 회전 및 AVL 트리 벤치마크 양쪽에서 처리량을 향상시켰다.
• 2000바이트 할당에서, CIA-Malloc를 사용한 TTSTLE는 GLIBC malloc을 사용한 경우보다 성능이 뛰어나, 할당기 선택이 TLE 성능에 직접적인 영향을 준다는 것을 입증하였다.
• 연구에서 읽기 전용 트랜잭션은 최대 7.5MB의 캐시 프로파일까지 성공할 수 있었지만, 8MB를 초과하는 성공적인 트랜잭션은 전혀 없었으며, 이는 L3 캐시 크기(8MB)가 하드한 한계임을 시사한다.
• 캐시 용량을 초과하지 않더라도, 인덱스 불균형으로 인한 충돌 미스가 종료를 유발하며, 이러한 종료로 인해 스레드들이 TLE에서 느린 경로로 전환되어 동시성이 감소함을 관찰하였다.
• 인덱스 인식 할당기는 하드웨어 변경 없이도 병적인 종료를 효과적으로 완화할 수 있으며, 기존 시스템에 최소한의 오버헤드로 통합 가능하므로 저비용이고 효과적인 전략이다.