[논문 리뷰] Threshold-Based Fast Successive-Cancellation Decoding of Polar Codes

Haotian Zheng, Seyyed Ali Hashemi외 5명|arXiv (Cornell University)|2020. 05. 09.

Error Correcting Code Techniques참고 문헌 37인용 수 6

한 줄 요약

이 논문은 극성 코드를 위한 임계값 기반의 빠른 연속 취소(Sc) 디코딩 알고리즘을 제안하며, 기존의 특수 노드 유형들을 통합하기 위해 일반화된 시퀀스 반복(SR) 노드 모델을 도입하여 효율적인 병렬 디코딩을 가능하게 한다. 또한 이론적으로 유도된 임계값을 사용하는 임계값 기반의 하드 디시전 보조 기법을 제안하여 오류 수정 성능을 유지하면서도 5.0 dB Eb/N0에서 최대 57%의 지연 감소를 달성하며, 길이 1024이고 레이트가 1/4, 1/2, 3/4인 극성 코드에 대해 기존 최고 수준의 디코더 대비 8% 적은 클럭 사이클 수와 10% 높은 최대 동작 주파수를 달성한다.

ABSTRACT

Fast SC decoding overcomes the latency caused by the serial nature of the SC decoding by identifying new nodes in the upper levels of the SC decoding tree and implementing their fast parallel decoders. In this work, we first present a novel sequence repetition node corresponding to a particular class of bit sequences. Most existing special node types are special cases of the proposed sequence repetition node. Then, a fast parallel decoder is proposed for this class of node. To further speed up the decoding process of general nodes outside this class, a threshold-based hard-decision-aided scheme is introduced. The threshold value that guarantees a given error-correction performance in the proposed scheme is derived theoretically. Analysis and hardware implementation results on a polar code of length $1024$ with code rates $1/4$, $1/2$, and $3/4$ show that our proposed algorithm reduces the required clock cycles by up to $8\%$, and leads to a $10\%$ improvement in the maximum operating frequency compared to state-of-the-art decoders without tangibly altering the error-correction performance. In addition, using the proposed threshold-based hard-decision-aided scheme, the decoding latency can be further reduced by $57\%$ at $\mathrm{E_b}/\mathrm{N_0} = 5.0$~dB.

연구 동기 및 목표

• 극성 코드에서 연속 취소(SC) 디코딩의 높은 디코딩 지연 문제를 해결하기 위해, 특히 저지연 5G URLLC 응용 분야에서의 비선형적 비트 단위 처리 성질로 인한 문제를 해결한다.
• 기존의 특수 노드 유형들(예: REP, SPC, G-REP, G-PC)을 일반화된 시퀀스 반복(SR) 노드 모델로 통합하여 더 넓은 적용 가능성과 높은 병렬성 확보를 목표로 한다.
• SR 클래스 외의 일반 노드를 대상으로 임계값 기반의 하드 디시전 보조 기법을 개발하여 오류 수정 성능을 유지하면서도 디코딩 지연을 줄이고자 한다.
• 목표 블록 오류율(BLER) 성능을 보장하기 위해 이론적으로 임계값을 유도함으로써 경험적 또는 히우리스틱 기반의 임계값 선택을 피하고자 한다.
• 길이 1024, 레이트 1/4, 1/2, 3/4인 극성 코드에 대한 구현을 통해 하드웨어 효율성을 입증하며, 더 적은 클럭 사이클 수와 향상된 최대 동작 주파수를 보여준다.

제안 방법

• 기존의 특수 노드 유형들(예: REP, SPC, G-REP, G-PC)을 단일 노드 구조의 특수 케이스로 표현함으로써 기존의 특수 노드 유형들을 통합하는 일반화된 시퀀스 반복(SR) 노드 모델을 도입한다.
• SR 노드 클래스를 위한 빠른 병렬 디코더를 설계하여, 그 구조적 대칭성과 반복 패턴을 활용해 전체 SC 디코딩 트리를 전부 탐색하지 않고도 다중 비트 결정을 가능하게 한다.
• SR 클래스에 속하지 않는 일반 노드를 대상으로 임계값 기반의 하드 디시전 보조 기법을 제안하며, 신뢰도 지표가 유도된 임계값을 초과할 경우에만 하드 디시전을 수행한다.
• 이론적으로 가우시안 근사와 목표 BLER 유지 조건을 사용하여 임계값을 유도함으로써, 정확한 디코딩 확률이 제한된 범위 내에 유지되도록 보장한다.
• 모든 하드 디시전 노드에 대해 정확한 디코딩 확률이 √[2^(n-j)](ε) 이상이 되어야 한다는 조건을 사용하여 채널 신뢰도 파라미터 c와 목표 BLER ε에 기반한 임계값을 유도한다.
• 노드가 SR 클래스에 속할 경우 병렬로 디코딩되며, 일반 노드는 신뢰도 지표가 이론적 임계값을 초과할 경우에만 하드 디시전 보조 디코딩을 적용하는 수정된 SC 디코딩 프로세스를 구현한다.

실험 결과

연구 질문

• RQ1 극성 코드 디코딩에서 특수 노드 유형들을 통합할 수 있는 일관된 모델을 개발할 수 있는가? 이는 병렬성 향상과 구현 복잡도 감소에 기여할 수 있는가?
• RQ2 오류 수정 성능을 떨어뜨리지 않으면서도 디코딩 지연을 줄일 수 있는 임계값 기반의 하드 디시전 기법을 어떻게 설계할 수 있는가?
• RQ3 하드 디시전이 존재하는 상황에서 목표 블록 오류율(BLER)을 보장하는 이론적으로 최적의 임계값은 무엇인가?
• RQ4 기존 최고 수준의 빠른 SC 디코더에 비해 제안된 기법이 얼마나 많은 디코딩 지연 감소와 하드웨어 효율 향상을 달성할 수 있는가?
• RQ5 제안된 방법은 높은 병렬성과 줄어든 클럭 사이클 수를 제공하면서도 용량을 달성하는 성능를 유지할 수 있는가?

주요 결과

• 제안된 일반화된 시퀀스 반복(SR) 노드 모델은 기존의 특수 노드 유형들(예: REP, SPC, G-REP, G-PC)을 하나의 더 일반적인 프레임워크로 통합하여 더 넓은 적용 가능성과 높은 병렬성을 확보한다.
• 길이 1024, 레이트 1/4, 1/2, 3/4인 극성 코드에 대한 하드웨어 구현 결과, 기존 최고 수준의 디코더 대비 최대 8% 감소한 클럭 사이클 수를 기록한다.
• 최적화된 병렬 디코딩과 임계값 기반 결정 논리로 인해 임계 경로 지연이 감소하여 최대 동작 주파수가 10% 향상된다.
• Eb/N0 = 5.0 dB에서 임계값 기반의 하드 디시전 보조 기법은 디코딩 지연을 57% 감소시켜 저노이즈 영역에서 성능 향상을 크게 확보한다.
• 이론적으로 유도된 임계값은 하드 디시전 노드의 정확한 디코딩 확률이 목표 BLER 이하로 제한되도록 보장하여 오류 수정 성능을 유지하면서도 경험적 튜닝 없이도 가능하다.
• 제안된 방법은 오류 수정 성능에 실질적인 손실 없이 고속 디코딩을 달성하여 저지연 5G URLLC 응용 분야에 적합하다.