[논문 리뷰] Top-Down Transaction-Level Design with TL-Verilog

Steven F. Hoover, Ahmed Salman|arXiv (Cornell University)|2018. 11. 05.

Embedded Systems Design Techniques참고 문헌 2인용 수 7

한 줄 요약

이 논문은 데이터 흐름을 트랜잭션(예: 명령어 또는 패킷)으로 모델링함으로써 파ip라인과 큐를 통해 상향식 트랜잭션 수준 설계를 가능하게 하는 SystemVerilog의 확장인 TL-Verilog를 소개한다. 조합 논리 회로를 이러한 흐름 내에 통합함으로써 초기 검증 및 성능 분석이 가능하며, 전략적인 논리 배치를 통해 고품질 RTL로의 정밀화가 가능함을 보여주며, 재사용 가능한 구성 요소 라이브러리와 사례 연구 마이크로아키텍처를 통해 이를 입증한다.

ABSTRACT

Transaction-Level Verilog (TL-Verilog) is an emerging extension to SystemVerilog that supports a new design methodology, called transaction-level design. A transaction, in this methodology, is an entity that moves through structures like pipelines, arbiters, and queues, A transaction might be a machine instruction, a flit of a packet, or a memory read/write. Transaction logic, like packet header decode or instruction execution, that operates on the transaction can be placed anywhere along the transaction's flow. Tools produce the logic to carry signals through their flows to stitch the transaction logic. We implemented a small library of TL-Verilog flow components, and we illustrate the use of these components in a top-down design methodology. We construct a hypothetical microarchitecture simply by instantiating components. Within the flows created by these components, we add combinational transaction logic, enabling verification activities and performance evaluation to begin. We then refine the model by positioning the transaction logic within its flow to produce a high-quality register-transfer-level (RTL) implementation.

연구 동기 및 목표

• 기존의 하향식 RTL 설계의 복잡성과 비효율성을 해결하기 위해 상향식 방법론을 제안하는 것.
• 아키텍처 설계 단계에서 초기 검증 및 성능 평가를 가능하게 하는 것.
• 유연한 흐름 기반 설계 접근 방식을 통해 고수준 아키텍처 모델링과 최종 RTL 구현 간 격차를 줄이는 것.
• 실용적인 마이크로아키텍처 구축을 위한 재사용 가능한 트랜잭션 흐름 구성 요소 라이브러리를 제공하는 것.
• TL-Verilog를 사용한 트랜잭션 수준 설계가 반복적 정밀화를 통해 고품질 RTL 생성을 지원할 수 있음을 입증하는 것.

제안 방법

• SystemVerilog를 확장하여 트랜잭션 유형을 도입함으로써 명령어나 패킷과 같은 데이터 단위를 모델링한다.
• 파이프라인, 중재기, 큐 등의 흐름 구성 요소를 사용하여 트랜잭션의 설계 내 이동을 체계화한다.
• 헤더 디코딩 또는 명령어 실행과 같은 조합 논리 트랜잭션 논리를 흐름 경로 내에 통합한다.
• 흐름 구성 요소 간 트랜잭션 논리를 연결하기 위해 필요한 제어 및 데이터 경로 논리를 자동으로 생성하는 도구를 활용한다.
• 흐름 구성 요소를 인스턴스화하고 흐름 내 전략적 위치에 논리를 배치하여 마이크로아키텍처를 구성한다.
• 논리가 흐름 내에서 재배치되어 최적화된 고품질 RTL을 얻을 수 있도록 초기 모델을 정밀화한다.

실험 결과

연구 질문

• RQ1 상향식 트랜잭션 수준 설계 방법론이 하드웨어 설계에서 초기 검증 및 성능 분석을 향상시킬 수 있는가?
• RQ2 트랜잭션 논리는 데이터 흐름 구조 내에서 어떻게 효과적으로 조합되고 위치될 수 있는가? 이는 검증 및 RTL 합성 모두를 지원하는가?
• RQ3 흐름 구성 요소 라이브러리의 재사용성은 마이크로아키텍처 구축을 어느 정도 단순화하는가?
• RQ4 TL-Verilog 방법론은 고수준 설계에서 고품질 RTL 구현으로의 매끄러운 전환을 가능하게 하는가?
• RQ5 설계 과정에서 트랜잭션 흐름과 논리 위치를 분리함으로써 실질적인 이점은 무엇인가?

주요 결과

• TL-Verilog 방법론은 최종 RTL 구현 이전에 흐름 경로 내에 트랜잭션 논리를 삽입할 수 있도록 하여 초기 검증 및 성능 평가를 가능하게 한다.
• 파이프라인과 큐와 같은 흐름 구성 요소의 사용은 모듈식 인스턴스화를 통해 복잡한 마이크로아키텍처의 구축을 단순화한다.
• 도구가 흐름을 통과하는 신호를 처리하기 위해 필요한 논리를 자동으로 생성함으로써 수동 설계 부담을 감소시킨다.
• 논리를 흐름 내 전략적 위치에 재배치함으로써 모델을 정밀화하면 고품질 레지스터 전달 수준(RTL) 구현이 가능해진다.
• 반복적 정밀화를 통해 고수준 트랜잭션 모델링에서 효율적이고 최적화된 RTL로의 실질적인 전환 경로를 입증한다.
• 논문은 기능성 있는 TL-Verilog 구성 요소 라이브러리와 완전한 마이크로아키텍처 사례 연구를 통해 방법론을 검증한다.