[논문 리뷰] TopGen: Topology-Aware Bottom-Up Generator for Variational Quantum Circuits

Jinglei Cheng, Hanrui Wang외 4명|arXiv (Cornell University)|2022. 10. 15.

Quantum Computing Algorithms and Architecture인용 수 7

한 줄 요약

TopGen는 특정 양자 하드웨어 레이아웃에 맞는 표현력 있고 하드웨어 호환성 있는 하위 회로를 먼저 생성하고, 이를 스티칭과 동적 성장 기법으로 조합함으로써 상하좌우 구조를 고려한 하향식 양자 회로 생성기를 제안한다. 이로 인해 최대 2배의 회로 깊이 감소와 최대 4배의 CNOT 게이트 감소를 달성하며, 실제 장치에서 비구조화된 기반선대비 평균 17% 높은 정확도를 확보한다.

ABSTRACT

Variational Quantum Algorithms (VQA) are promising to demonstrate quantum advantages on near-term devices. Designing ansatz, a variational circuit with parameterized gates, is of paramount importance for VQA as it lays the foundation for parameter optimizations. Due to the large noise on Noisy-Intermediate Scale Quantum (NISQ) machines, considering circuit size and real device noise in the ansatz design process is necessary. Unfortunately, recent works on ansatz design either consider no noise impact or only treat the real device as a black box with no specific noise information. In this work, we propose to open the black box by designing specific ansatz tailored for the qubit topology on target machines. Specifically, we propose a bottom-up approach to generate topology-specific ansatz. Firstly, we generate topology-compatible sub-circuits with desirable properties such as high expressibility and entangling capability. Then, the sub-circuits are combined together to form an initial ansatz. We further propose circuits stitching to solve the sparse connectivity issue between sub-circuits, and dynamic circuit growing to improve the accuracy. The ansatz constructed with this method is highly flexible and thus we can explore a much larger design space than previous state-of-the-art method in which all ansatz candidates are strict subsets of a pre-defined large ansatz. We use a popular VQA algorithm - Quantum Neural Networks (QNN) for Machine Learning (ML) task as the benchmarks. Experiments on 14 ML tasks show that under the same performance, the TopGen-searched ansatz can reduce the circuit depth and the number of CNOT gates by up to 2 * and 4 * respectively. Experiments on three real quantum machines demonstrate on average 17% accuracy improvements over baselines.

연구 동기 및 목표

• 노이즈와 하드웨어 구조를 고려한 표현력 있고 호환성이 뛰어난 앤사츠 설계라는 NISQ 장치의 핵심 과제를 해결하기 위해.
• 기존의 앤사츠 생성 방법이 실제 장치를 투명한 상자로 간주하여 특정 연결성 또는 노이즈 정보를 활용하지 못하는 한계를 극복하기 위해.
• 사전 평가된 하위 회로를 기반으로 하향식 접근을 통해 기하급수적으로 확대된 앤사츠 설계 공간을 효율적으로 탐색할 수 있도록 하기 위해.
• 깊이와 CNOT 게이트 수를 최소화하면서도 높은 표현력과 얽힘 능력을 유지함으로써 양자 회로의 효율성과 성능을 향상시키기 위해.
• 구조 인식 앤사츠 설계를 통해 실제 NISQ 하드웨어에서 정확도와 회로 효율성에 있어 뚜렷한 향상을 보여주기 위해.

제안 방법

• 높은 표현력과 얽힘 능력을 지닌 하드웨어 호환성 있는 하위 회로 라이브러리를 먼저 생성하는 하향식 프레임워크.
• 하위 회로를 조합하여 初기 앤사츠를 구성하며, 연결성이 낮은 부분을 메우기 위해 회로 스티칭 기법을 사용한다.
• 학습 중에 동적 회로 성장을 적용하여 초기화 없이 점진적으로 앤사츠 정확도를 향상시킨다.
• 고정된 수퍼 회로에 의존하지 않아 최신 NAS 기반 접근법보다 넓은 설계 공간 탐색이 가능하다.
• 하위 회로 평가는 한 번만 오프라인으로 수행되어 앤사츠 탐색 중 런타임 오버헤드를 최소화한다.
• 하위 회로 평가가 전체 장치 크기보다 하위 회로 크기만 고려하므로, 대규모 장치에 대해 확장 가능하다.

실험 결과

연구 질문

• RQ1 하향식, 하드웨어 구조 인식 접근법이 기존 방법보다 더 효율적이고 정확한 변량 양자 회로를 생성할 수 있는가?
• RQ2 하드웨어 연결성과 노이즈를 명시적으로 고려할 경우 실제 양자 장치에서 앤사츠 성능에 어떤 영향을 미치는가?
• RQ3 하위 회로 조합과 동적 성장 전략이 깊이와 CNOT 수를 얼마나 줄일 수 있으며, 동시에 높은 정확도를 유지할 수 있는가?
• RQ4 구조 인식 앤사츠 설계가 실제 NISQ 하드웨어에서 분류 정확도에 측정 가능한 향상을 가져오는가?
• RQ5 제안된 방법이 연결성이 낮은 대규모 양자 장치에 어떻게 확장 가능한가?

주요 결과

• 14개의 기계학습 작업에서 TopGen이 생성한 앤사츠는 깊이 최대 2배 감소, CNOT 게이트 수 최대 4배 감소하면서도 기존 방법과 유사한 성능을 달성했다.
• 세 대의 실제 양자 장치에서 TopGen는 동일한 앤사츠를 사용한 비구조화된 기반선대비 평균 17% 높은 정확도를 보였다.
• 노이즈가 높은 장치에서 구조 인식 설계와 비구조화된 설계 간 성능 격차가 가장 두드러졌으며, 후자는 불필요한 SWAP 게이트로 인해 정확도 급격 하락을 겪었다.
• 하위 회로 평가는 한 번만 오프라인으로 수행되므로 런타임 오버헤드가 극히 낮으며, 앤사츠 구성은 탐색 중에 매우 빠르게 이루어진다.
• 하위 회로 평가가 전체 장치 크기보다 하위 회로 크기만 고려하므로, 향후 대규모 NISQ 장치에 적합한 높은 확장성 확보.
• 동적 성장 전략은 막힘 현상과 국소 최적화를 효과적으로 피할 수 있었으며, 학습 중 수렴성과 정확도 향상으로 확인되었다.