[논문 리뷰] Towards energy efficiency and maximum computational intensity for stencil algorithms using wavefront diamond temporal blocking

David E. Keyes, Hatem Ltaief외 2명|arXiv (Cornell University)|2014. 10. 21.

Parallel Computing and Optimization Techniques참고 문헌 15인용 수 6

한 줄 요약

이 논문은 현대 다중코어 CPU에서 스텐실 알고리즘의 에너지 효율성과 계산 집중도를 향상시키기 위해 파면 다이아몬드 시간 차단(MWD)을 제안한다. 주요 차원의 캐시 블록 크기와 루프 타일링을 조정함으로써 MWD는 코드 밸런스와 DRAM 전력 소비를 감소시킨다. 이는 고정된 클럭 속도에서도 최고 성능이 항상 최소 에너지 소비를 보장하지는 않음을 보여주며, 에너지 소비 최소화가 성능 최적화와 다를 수 있음을 시사한다.

ABSTRACT

We study the impact of tunable parameters on computational intensity (i.e., inverse code balance) and energy consumption of multicore-optimized wavefront diamond temporal blocking (MWD) applied to different stencil-based update schemes. MWD combines the concepts of diamond tiling and multicore-aware wavefront blocking in order to achieve lower cache size requirements than standard single-core wavefront temporal blocking. We analyze the impact of the cache block size on the theoretical and observed code balance, introduce loop tiling in the leading dimension to widen the range of applicable diamond sizes, and show performance results on a contemporary Intel CPU. The impact of code balance on power dissipation on the CPU and in the DRAM is investigated and shows that DRAM power is a decisive factor for energy consumption, which is strongly influenced by the code balance. Furthermore we show that highest performance does not necessarily lead to lowest energy even if the clock speed is fixed.

연구 동기 및 목표

• 현대 다중코어 CPU에서 스텐실 계산의 코드 밸런스와 에너지 소비를 줄이기 위해.
• 캐시 블록 크기와 루프 타일링이 계산 집중도와 전력 소모에 미치는 영향을 분석하기 위해.
• 고정된 클럭 속도 하에서 성능와 에너지 효율성 사이의 상호 교환 관계를 평가하기 위해.
• 스텐실 워크로드의 전체 에너지 소비에서 DRAM 전력 소모가 지배적인 요소임을 규명하기 위해.

제안 방법

• 캐시 피드백을 줄이기 위해 다이아몬드 타일링과 다중코어 인식 파면 차단을 결합한 파면 다이아몬드 시간 차단(MWD)을 적용하기 위해.
• 이론적 및 관측된 코드 밸런스를 최소화하기 위해 캐시 블록 크기를 조정하기 위해.
• 유의미한 다이아몬드 크기의 범위를 넓히기 위해 주요 차원에서 루프 타일링을 도입하기 위해.
• 다양한 구성에서 에너지 효율성을 평가하기 위해 CPU 및 DRAM의 전력 소모를 측정하기 위해.
• 고정된 클럭 속도 하에서 현대형 인텔 CPU에서 성능과 에너지 소비를 평가하기 위해.
• 특히 DRAM 전력에 초점을 맞춰 코드 밸런스와 에너지 소비 간의 관계를 분석하기 위해.

실험 결과

연구 질문

• RQ1 MWD 최적화 스텐실 커널에서 캐시 블록 크기가 코드 밸런스와 에너지 소비에 미치는 영향은 어떠한가?
• RQ2 주요 차원에서의 루프 타일링이 MWD에서 다이아몬드 타일링의 적용 가능성을 얼마나 향상시키는가?
• RQ3 스텐실 계산에서 CPU와 DRAM 전력 소모가 총 에너지 소비에 기여하는 비율은 각각 얼마인가?
• RQ4 클럭 속도가 고정된 상황에서 최고 성능을 달성하는 것이 항상 최소 에너지 소비를 의미하는가?
• RQ5 MWD 최적화 워크로드에서 계산 집중도(역수 코드 밸런스)와 에너지 효율성 간의 상관관계는 어떠한가?

주요 결과

• 스텐실 알고리즘에서 DRAM 전력 소모가 총 에너지 소비의 주요 요소이며, 이는 코드 밸런스에 크게 영향을 받는다.
• 성능을 최대화하지 않더라도 캐시 블록 크기를 조정함으로써 코드 밸런스를 효과적으로 줄이고 에너지 효율성을 향상시킬 수 있다.
• 주요 차원에서의 루프 타일링은 다양한 크기의 다이아몬드 타일링 적용 가능성을 넓혀 최적화의 유연성을 높인다.
• 고정된 클럭 속도 조건에서도 최고 성능이 항상 최저 에너지 소비를 의미하지는 않으며, 이는 성능-에너지 간의 상호 교환 관계가 존재함을 시사한다.
• 이론적 및 관측된 코드 밸런스 값이 매우 유사하여, 모델의 에너지 인식 최적화 예측 능력이 검증됨을 입증한다.
• 표준 파면 시간 차단 대비 MWD는 캐시 요구량을 줄여 다중코어 시스템에서의 확장성 향상에 기여한다.