[논문 리뷰] Ultra-High Density, High-Performance and Energy-Efficient All Spin Logic

Mrigank Sharad, Karthik Yogendra외 3명|arXiv (Cornell University)|2013. 08. 10.

Semiconductor materials and devices참고 문헌 20인용 수 4

한 줄 요약

이 논문은 나노자석의 비버니시티와 저전압 동작 특성을 활용하여 초고밀도, 고성능, 고에너지 효율성을 달성하는 완전한 파이프라인화된 3D 스택형 올스핀 논리(ASL) 아키텍처를 제안한다. 누설 전류 특성을 가진 트랜지스터를 클럭 회로에 사용하고 전하 전류와 스핀 전류 경로 간의 고립성을 활용함으로써, CMOS 오버헤드를 제거하여 성능과 에너지 효율성을 CMOS 수준으로 유지하면서도 3D 통합에서 뚜렷한 밀도 우수성을 확보한다.

ABSTRACT

All Spin Logic gates employ multiple nano-magnets interacting through spin-torque using non-magnetic channels. Compactness, non-volatility and ultra-low voltage operation are some of the attractive features of ASL, while, low switching-speed (of nano-magnets as compared to CMOS gates) and static-power dissipation can be identified as the major bottlenecks. In this work we explore design techniques that leverage the specific device characteristics of ASL to overcome the inefficiencies and to enhance the merits of this technology, for a given set of device parameters. We exploit the non-volatility of nano-magnets to model fully-pipelined ASL that can achieve higher performance. Clocking of power supply in pipelined ASL would require CMOS transistors that may consume significantly large voltage headroom and area, as compared to the nano-magnets. We show that the use of leaky transistors can significantly mitigate such bottlenecks, without sacrificing energy-efficiency and robustness. Exploiting the inherent isolation between the biasing charge current and spin-current paths in ASL, we propose to stack multiple ASL metal layers, leading to ultra-high-density and energy-efficient 3-D computation blocks. Results for the design of an FIR filter show that ASL can achieve performance and power consumption comparable to CMOS while the ultra-high-density of ASL can be projected as its main advantage over CMOS.

연구 동기 및 목표

• 모든 스핀 논리(ASL) 장치에서 낮은 스위칭 속도와 정적 전력 소모 문제를 해결하기 위해.
• ASL에서 나노자석의 비버니시티 특성을 활용하여 고성능, 고에너지 효율성 컴퓨팅을 실현하기 위해.
• 파이프라인화된 ASL에서 CMOS 클럭 회로로 인한 면적과 전압 헤드룸 오버헤드를 줄이기 위해 이를 누설 전류 특성을 가진 트랜지스터로 대체하기 위해.
• 다중 ASL 금속층을 스택하여 초고밀도 3D 계산 블록을 실현하기 위해.
• 실제 응용 사례(예: FIR 필터)에서 CMOS에 비해 ASL의 실현 가능성과 우수성을 입증하기 위해.

제안 방법

• 나노자석의 비버니시티 특성을 활용하여 성능을 향상시키기 위해 완전한 파이프라인화된 ASL 아키텍처를 설계하기 위해.
• 전압 헤드룸과 면적 오버헤드를 최소화하기 위해 클럭링에 전통적인 CMOS 트랜지스터 대신 누설 전류 특성을 가진 트랜지스터를 도입하기 위해.
• ASL에서 전하 전류 경로와 스핀 전류 경로 간의 본질적 고립성을 활용하여 다중 금속층의 수직 스택을 가능하게 하기 위해.
• ASL 블록의 3D 통합을 통해 초고밀도 및 고에너지 효율성을 달성하기 위해.
• 기준 응용 프로그램으로 유한임펄스응답(FIR) 필터를 구현하여 설계를 검증하기 위해.
• 실제 장치 파rameter를 바탕으로 성능, 전력, 면적 간의 상충 관계를 분석하여 확장성과 효율성 평가하기 위해.

실험 결과

연구 질문

• RQ1 파이프라인화된 ASL에서 나노자석의 낮은 스위칭 속도 문제를 해결하면서도 에너지 효율성을 유지할 수 있는가?
• RQ2 누설 전류 특성을 가진 트랜지스터가 ASL의 클럭링에 있어 CMOS 트랜지스터를 효과적으로 대체할 수 있는가? 이로 인해 에너지 효율성이나 내구성에 악영향을 주지 않는가?
• RQ3 ASL 층의 수직 스택이 전류 경로 간 고립을 유지하면서 밀도와 성능을 얼마나 향상시킬 수 있는가?
• RQ4 실제 디지털 회로(예: FIR 필터)에서 ASL의 성능과 전력 소비는 CMOS에 비해 어떻게 비교되는가?
• RQ5 3D 스택형 ASL는 기존 CMOS 기술에 비해 예상되는 밀도 우수성은 어느 정도인가?

주요 결과

• 클럭링에 누설 전류 특성을 가진 트랜지스터를 사용함으로써 전압 헤드룸과 면적 오버헤드를 기존 CMOS 대비 감소시켰지만, 에너지 효율성이나 내구성에 영향을 주지 않았다.
• ASL에서의 파이프라인화는 나노자석의 비버니시티 상태를 활용해 클럭 사이클 간 데이터 무결성을 유지함으로써 더 높은 성능을 달성할 수 있도록 했다.
• 다중 ASL 금속층의 수직 스택은 전하 전류와 스핀 전류 경로 간의 본질적 고립성 덕분에 초고밀도 3D 계산 블록을 실현할 수 있었다.
• ASL 기반의 FIR 필터는 성능과 전력 소비 면에서 CMOS와 유사한 성능을 보였으며, 고성능·저전력 응용 분야에서의 실현 가능성과 타당성을 입증했다.
• 이 설계는 CMOS에 비해 뚜렷한 초고밀도 우수성을 보이며, 향후 나노스케일 컴퓨팅을 위한 유망한 대안으로서의 위치를 확립했다.
• 결과적으로 ASL는 지능적인 회로 수준 기법과 결합함으로써 나노자석의 스위칭 속도 및 정적 전력 문제를 효과적으로 극복할 수 있음을 입증했다.