[논문 리뷰] Ultra-low Energy charge trap flash based synapse enabled by parasitic leakage mitigation

Shalini Shrivastava, Tanmay Chavan외 1명|arXiv (Cornell University)|2019. 02. 25.

Advanced Memory and Neural Computing참고 문헌 43인용 수 4

한 줄 요약

이 논문은 SOI 플랫폼에 기반한 충전 트랩 플래시(CTF) 기반 시냅스 장치를 제안하며, 역방향 pn 및 제너 다이오드를 사용한 파라사이트릭 누설 저감 기법을 통해 180 nm 노드에서 초저에너지 작동(≤3 fJ/펄스)을 가능하게 한다. 이는 10⁴개의 도전도 수준, 1% 미만의 학습률 조절 가능성, 10⁶회 이상의 내구성 사이클을 달성하여 생물학적 시냅스의 에너지 효율성과 동일한 성능을 보인다.

ABSTRACT

Brain-inspired computation promises complex cognitive tasks at biological energy efficiencies. The brain contains $10^4$ synapses per neuron. Hence, ultra-low energy, high-density synapses are needed for spiking neural networks (SNN). In this paper, we use tunneling enabled CTF (Charge Trap Flash) stack for ultra-low-energy operation (1F); Further, CTF on an SOI platform and back-to-back connected pn diode and Zener diode (2D) prevent parasitic leakage to preserve energy advantage in array operation. A bulk $100 μm $ x $100 μm$ CTF operation offers tunable, gradual conductance change $(ΔG) i.e. 10^4 $levels, which gives $100$x improvement over literature. SPICE simulations of 1F2D synapse shows ultra-low energy $(\leqslant 3 fJ/pulse)$ at 180 nm node for long-term potentiation (LTP) and depression (LTD), at 180nm node for long-term potentiation (LTP) and depression (LTD), which is comparable to energy estimate in biological synapses (10 fJ). A record low learning rate (i.e., maximum $ΔG< 1%$ of G-range) is observed - which is tunable. Excellent reliability ($>10^6 endurance cycles at full conductance swing) is observed. Such a highly energy efficient synapse with tunable learning rate on the CMOS platform is a key enabler for the human-brain-scale systems. Keywords: Spiking Neural Network; Charge trap flash, SONAS, Fowler-Nordheim Tunneling, Synapse

연구 동기 및 목표

• 생물학적 에너지 효율성 수준에서 초저에너지, 고밀도의 시냅스 장치를 스파iking 신경망(SNNs)에 구현하기 위해.
• 시냅스 메모리 작동에서 에너지 효율성을 떨어뜨리는 충전 트랩 플래시(CTF) 어레이 내의 파라사이트릭 누설 문제를 해결하기 위해.
• 뉴로모픽 계산을 위해 고해상도로 조절 가능한 점진적인 도전도 조절을 달성하기 위해.
• CMOS 호환성과 확장 가능성을 갖춘 아키텍처에서 3 fJ/펄스 이하의 에너지 소비를 실현하기 위해.

제안 방법

• Fowler-Nordheim 터널링을 통한 초저에너지 전하 주입을 실현하기 위해 SOI 플랫폼에 터널링 기반 CTF 스택을 활용한다.
• 파라사이트릭 누설 전류를 억제하기 위해 역방향으로 연결된 pn 다이오드와 제너 다이오드(2D) 구조를 도입한다.
• 100 µm × 100 µm의 바닥 기반 CTF 장치를 사용하여 10⁴개 수준의 조절 가능한 점진적 도전도 변화(ΔG)를 실현한다.
• 180 nm 노드에서 SPICE 시뮬레이션을 수행하여 장기 강화(LTP) 및 장기 억제(LTD)의 에너지 효율성을 평가한다.
• 어레이 구성에서 에너지 우수성을 유지하기 위해 1F2D 시냅스 아키텍처를 설계한다.
• 기존 반도체 기술과의 통합을 가능하게 하기 위해 CMOS 호환성 있는 제조 공정을 활용한다.

실험 결과

연구 질문

• RQ1 CTF 기반 시냅스 장치에서의 파라사이트릭 누설은 효과적으로 억제될 수 있는가? 이를 통해 어레이 구성에서 초저에너지 작동이 유지되는가?
• RQ2 터널링과 누설 제어를 활용한 CTF 기반 시냅스에서 얻을 수 있는 최소 단위 시냅스 펄스 에너지는 얼마인가?
• RQ3 뉴로모픽 학습을 위해 CTF 기반 시냅스 장치의 도전도 조절 해상도는 어느 정도 향상될 수 있는가?
• RQ4 에너지 효율성과 내구성을 유지하면서도 학습률을 1% 미만의 정밀도로 조절할 수 있는가?
• RQ5 제안된 1F2D 아키텍처는 대규모 SNN에서 장기적으로 안정적으로 작동하기 위해 확장 가능하고 신뢰할 수 있는가?

주요 결과

• 제안된 1F2D 시냅스는 180 nm 노드에서 장기 강화(LTP) 및 장기 억제(LTD) 모두 ≤3 fJ/펄스의 에너지 소비를 달성하여 생물학적 시냅스 에너지 수준(~10 fJ)에 근접한다.
• 장치는 10⁴개의 고유한 도전도 수준을 나타내며, 이는 이전 문헌 대비 조절 가능성과 해상도에서 100배 향상된 성능이다.
• 기존 최저 수준을 뛰어넘는 기록적인 낮은 학습률(전도도 범위의 1% 미만)을 달성하였고, 이는 완전히 조절 가능한 상태이다.
• 장치는 전도도 범위를 전부 완료한 상태에서 10⁶회 이상의 사이클을 견뎌내며 열화 없이 작동함을 입증하였다.
• 2D 구조를 통한 파라사이트릭 누설 저감 기법이 어레이 구성에서 에너지 우수성을 효과적으로 유지함을 확인하였다.
• SPICE 시뮬레이션을 통해 1F2D 아키텍처가 CMOS 기반 뉴로모픽 시스템에 통합 가능한 것으로 확인되었다.