[논문 리뷰] Ultra-low Energy, High-Performance Dynamic Resistive Threshold Logic

Mrigank Sharad, Deliang Fan외 1명|arXiv (Cornell University)|2013. 08. 08.

Advanced Memory and Neural Computing참고 문헌 15인용 수 5

한 줄 요약

이 논문은 비휘발성 저항성 메모리를 사용하여 임계값 논리 게이트의 가중치와 임계값을 구현함으로써 초저전력, 고성능 계산 아키텍처인 동적 저항성 임계값 논리(DRTL)를 제안한다. 저항성 메모리를 논리 가중치에 활용하고 비교 연산을 위해 동적 CMOS 래치를 사용함으로써, 기존의 LUT 기반 CMOS FPGA보다 에너지-지연 곱이 두 개 이상의 주자 낮아졌으며, 이는 고속, 파ipelined, 재구성 가능한 논리 블록과 에너지 효율적인 인터커넥트를 가능하게 한다.

ABSTRACT

We propose dynamic resistive threshold-logic (DRTL) design based on non-volatile resistive memory. A threshold logic gate (TLG) performs summation of multiple inputs multiplied by a fixed set of weights and compares the sum with a threshold. DRTL employs resistive memory elements to implement the weights and the thresholds, while a compact dynamic CMOS latch is used for the comparison operation. The resulting DRTL gate acts as a low-power, configurable dynamic logic unit and can be used to build fully pipelined, high-performance programmable computing blocks. Multiple stages in such a DRTL design can be connected using energy-efficient low swing programmable interconnect networks based on resistive switches. Owing to memory-based compact logic and interconnect design and highspeed dynamic-pipelined operation, DRTL can achieve more than two orders of magnitude improvement in energy-delay product as compared to look-up table based CMOS FPGA.

연구 동기 및 목표

• 재구성 가능한 계산에서 기존의 CMOS 기반 FPGA의 높은 에너지 및 면적 오버헤드 문제를 해결하기 위해.
• 에너지 제약이 심하고 고-throughput 응용 분야에 적합한 저전력, 고성능 논리 아키텍처를 개발하기 위해.
• 정적 전력을 최소화하면서도 동적이고 재구성 가능한 논리 연산을 가능하게 하기 위해 비휘발성 저항성 메모리를 활용하기 위해.
• 작고 메모리 기반의 논리와 인터커넥트를 사용하여 확장 가능하고 파이프라인 처리가 가능한 계산 블록을 구현하기 위해.

제안 방법

• DRTL은 고정된 가중치와 임계값을 저장하기 위해 저항성 메모리 요소를 사용하여 임계값 논리 게이트를 구현한다.
• 동적 CMOS 래치가 가중합과 임계값 사이의 비교 연산을 수행한다.
• 다중 DRTL 스테이지가 저스윙, 프로그래머블 인터커넥트 네트워크를 통해 저항성 스위치 기반으로 상호 연결된다.
• 최소한의 지연 및 에너지 오버헤드로 고성능 동작을 위한 완전한 파이프라인 처리를 지원한다.
• 기존의 CMOS 논리 블록을 대체하기 위해 작고 비휘발성 메모리 요소를 사용함으로써 면적과 전력 소비를 감소시킨다.
• 프로그래머블 저항성 메모리를 통해 전원 손실 없이도 동적 논리 재구성이 가능하도록 한다.

실험 결과

연구 질문

• RQ1 저항성 메모리를 사용하여 초저전력 소비로 동적 임계값 논리 구현이 효과적으로 가능할 수 있는가?
• RQ2 DRTL은 기존의 LUT 기반 CMOS FPGA에 비해 에너지-지연 곱과 성능 측면에서 어떻게 비교되는가?
• RQ3 저항성 메모리 기반의 논리와 인터커넥트는 재구성 가능한 계산 시스템에서 고속, 파이프라인 처리를 지원할 수 있는가?
• RQ4 메모리 기반 논리 아키텍처의 확장성과 재구성 가능성 잠재력은 어떠한가?
• RQ5 메모리와 논리의 통합을 통해 에너지-지연 곱을 두 개 이상의 주자 낮추는 데 성공할 수 있는가?

주요 결과

• DRTL은 룩업테이블(LUT) 기반 CMOS FPGA에 비해 에너지-지연 곱에서 두 개 이상의 주자 낮아른 성능 향상을 달성했다.
• 가중치와 임계값에 비휘발성 저항성 메모리를 사용함으로써 정적 전력이 0인 지속 가능한 논리 구성이 가능했다.
• 동적 CMOS 래치는 고속 비교 연산을 보장하여 논리 기능의 파이프라인 실행을 지원한다.
• 저스윙, 저항성 스위치 기반 인터커넥트는 DRTL 스테이지 간의 에너지 효율적인 통신을 가능하게 한다.
• 작고 메모리 기반의 설계는 성능을 유지하면서도 면적과 전력 소비를 감소시켰다.
• 고속 스트림 처리에 적합한 완전한 파이프라인 처리, 재구성 가능한 계산 블록을 지원한다.