[논문 리뷰] Understanding the Security Benefits and Overheads of Emerging Industry Solutions to DRAM Read Disturbance

Oğuzhan Canpolat, A. Giray Yağlıkçı외 4명|arXiv (Cornell University)|2024. 06. 27.

Advanced Data Storage Technologies인용 수 4

한 줄 요약

이 논문은 DDR5에서 읽기 방해 현상에 대응하는 데미지 저감 기법인 Per Row Activation Counting (PRAC)에 대한 최초의 철저한 분석을 제시한다. PRAC는 필요할 때만 리프레시를 트리거하는 백오프 신호를 사용함으로써 성능 오버헤드를 줄이지만, 향후 DRAM 칩에서는 최대 63.2%의 성능 오버헤드를 유발할 수 있으며, 메모리 성능 공격에 악용될 수 있으며, $N_{RH} \geq 10$ 조건에서는 여전히 안전하다.

ABSTRACT

We present the first rigorous security, performance, energy, and cost analyses of the state-of-the-art on-DRAM-die read disturbance mitigation method, Per Row Activation Counting (PRAC), described in JEDEC DDR5 specification's April 2024 update. Unlike prior state-of-the-art that advises the memory controller to periodically issue refresh management (RFM) commands, which provides the DRAM chip with time to perform refreshes, PRAC introduces a new back-off signal. PRAC's back-off signal propagates from the DRAM chip to the memory controller and forces the memory controller to 1) stop serving requests and 2) issue RFM commands. As a result, RFM commands are issued when needed as opposed to periodically, reducing RFM's overheads. We analyze PRAC in four steps. First, we define an adversarial access pattern that represents the worst-case for PRAC's security. Second, we investigate PRAC's configurations and security implications. Our analyses show that PRAC can be configured for secure operation as long as no bitflip occurs before accessing a memory location 10 times. Third, we evaluate the performance impact of PRAC and compare it against prior works using Ramulator 2.0. Our analysis shows that while PRAC incurs less than 13% performance overhead for today's DRAM chips, its performance overheads can reach up to 94% for future DRAM chips that are more vulnerable to read disturbance bitflips. Fourth, we define an availability adversarial access pattern that exacerbates PRAC's performance overhead to perform a memory performance attack, demonstrating that such an adversarial pattern can hog up to 94% of DRAM throughput and degrade system throughput by up to 95%. We discuss PRAC's implications on future systems and foreshadow future research directions. To aid future research, we open-source our implementations and scripts at https://github.com/CMU-SAFARI/ramulator2.

연구 동기 및 목표

• PRAC가 DDR5의 최신 기술인 읽기 방해 현상 저감 기법임에 따라, 보안, 성능, 에너지, 비용 영향을 분석하는 것.
• PRAC이 행위자 접근 패턴에 의해 최대 행(row) 활성화 횟수를 극대화하는 조건에서 비트플립을 방지하는 데 얼마나 효과적인지 평가하는 것.
• 현대 및 향후 DRAM 기술에서 PRAC의 성능 및 에너지 오버헤드를 정량화하는 것.
• PRAC가 메모리 성능 공격의 수단으로 악용될 수 있는지 조사하는 것.
• PRAC의 효율성 향상 및 악용에 대한 내성 강화를 위한 연구 방향을 규명하는 것.

제안 방법

• PRAC 하에서 행 활성화 횟수를 극대화하는 보안 중심의 행위자 접근 패턴을 제안하여 악성 위협 시나리오의 최악의 경우를 시뮬레이션한다.
• Ramulator 2.0를 확장한 DRAMPower를 활용해 사이클 정밀 시뮬레이션을 수행하여 60개의 다중 워크로드 조합에서 성능 및 에너지 오버헤드를 평가한다.
• 고도로 활성화된 상태에서 PRAC의 성능을 시험하기 위해 가용성 중심의 행위자 패턴을 도입한다.
• 활성화 횟수가 임계 기준에 도달했을 때만 메모리 컨트롤러의 간섭을 유도하는 PRAC의 백오프 신호 메커니즘을 분석한다.
• 비트플립이 방지되는 최소 $N_{RH}$ (최소 해머링 횟수)를 결정하여 PRAC의 보안성을 평가한다.
• 재현 가능성 보장 및 향후 연구 지원을 위해 오픈소스 시뮬레이션 인프라(https://github.com/CMU-SAFARI/ramulator2)를 사용한다.

Figure 1 : Maximum activations to a row allowed by (a) PRFM and (b) PRAC -N

실험 결과

연구 질문

• RQ1 PRAC 보호 하에서 DRAM 행이 도달할 수 있는 최대 활성화 횟수는 얼마이며, 다양한 PRAC 설정에 따라 어떻게 달라지나?
• RQ2 현대 및 향후 DRAM 칩에서 PRAC의 성능 및 에너지 오버헤드는 어떻게 되며, 특히 일반적 및 악성 워크로드 조건에서 어떻게 변화하는가?
• RQ3 PRAC가 DRAM 대역폭를 고갈시켜 메모리 성능 공격을 유도할 수 있는가?
• RQ4 어느 최소 $N_{RH}$ 값에서 PRAC이 악성 행 해머링 상황에서 비트플립에 대해 안전한가?
• RQ5 PRAC의 성능 및 에너지 오버헤드를 완화하기 위한 시스템 수준 최적화는 무엇이며, 악용에 대비해 어떻게 강화할 수 있는가?

주요 결과

• 비트플립이 발생하기 전에 메모리 행이 10번 이상 액세스되는 한, PRAC는 $N_{RH} \geq 10$ 조건에서 안전하게 구성될 수 있으며, 이는 보안성을 보장한다.
• 현대 DRAM 칩에서는 일반 워크로드 조건에서 PRAC이 최대 13.4%의 시스템 성능 오버헤드와 23.0%의 DRAM 에너지 오버헤드를 유발한다.
• 읽기 방해에 더 민감한 향후 DRAM 칩에서는 PRAC의 평균 성능 오버헤드가 60개 워크로드에 걸쳐 48.5%로 상승하며(최대 63.2%), 이에 도달한다.
• 악성 접근 패턴을 통해 PRAC는 최대 79%의 DRAM 대역폭를 소모하고, 시스템 대역폭를 최대 65%까지 저하시켜(평균 53%), 성능 공격의 수단으로서의 잠재력을 입증한다.
• PRAC로 인해 증가한 $t_{RP}$ 및 $t_{RC}$ 타이밍 파라미터는 고 $N_{RH}$ 값에서도 무시할 수 없는 성능 오버헤드를 유발하며, 이는 회로 수준 최적화의 필요성을 시사한다.
• PRAC의 백오프 메커니즘은 주기적 RFM 대비 불필요한 리프레시를 줄이지만, 컨트롤러 간섭에 의존함으로써 새로운 공격 표면과 성능 병목 현상을 초래한다.

Figure 2 : Performance impact of evaluated read disturbance mitigation mechanisms on 60 benign four-core workloads