[논문 리뷰] Unlimited Dynamic Range Analog-to-Digital Conversion

Adithya Krishna, Sunil Rudresh외 4명|arXiv (Cornell University)|2019. 11. 21.

Analog and Mixed-Signal Circuit Design참고 문헌 20인용 수 4

한 줄 요약

이 논문은 고역도 범위 신호를 양자화기의 범위로 다시 접어 클립핑을 방지하는 모듈로 샘플링을 사용하는 무한 동적 범위 아날로그-디지털 변환기(UDR-ADC)를 제안한다. 자체 리셋 메커니즘과 새로운 재구성 알고리즘을 활용함으로써, 특히 고역도 범위 조건에서 기존 ADC보다 신호 대 양자화 노이즈 비율(SQNR), 면적, 전력 효율성 측면에서 뛰어난 성능을 달성한다.

ABSTRACT

Analog-to-digital converters (ADCs) provide the link between continuous-time signals and their discrete-time counterparts, and the Shannon-Nyquist sampling theorem provides the mathematical foundation. Real-world signals have a variable amplitude range, whereas ADCs, by design, have a limited input dynamic range, which results in out-of-range signals getting clipped. In this paper, we propose an unlimited dynamic range ADC (UDR-ADC) that is based on the modulo operation (self-reset feature) to alleviate the problem of clipping. The self-reset feature allows for wrapping of the input amplitudes, which preserves the input dynamic range. We present the signal model and a reconstruction technique to recover the original signal samples from the modulo measurements. We validate the operation of the proposed ADC using circuit simulations in 65 nm complementary metal-oxide-semiconductor (CMOS) process technology. The validation is supplemented by a hardware prototype designed using discrete components. A performance assessment in terms of area, power requirement, and the signal-to-quantization-noise ratio (SQNR) shows that the UDR-ADC outperforms the standard ones.

연구 동기 및 목표

• 기존 ADC의 근본적인 한계인 동적 범위를 초과하는 신호가 클립핑되어 영구적인 왜곡을 유발하는 문제를 해결한다.
• 영상 및 센싱과 같은 고역도 범위 응용 분야에서 클립핑으로 인한 성능 저하 문제를 해결한다.
• 자체 리셋 메커니즘을 통해 약한 신호와 강한 신호의 둘 다에서 신호 무결성을 유지하는 ADC 아키텍처를 개발한다.
• 다양한 신호 전력 수준에서 높은 SQNR를 유지하면서 에너지 효율성과 면적 확장성을 향상시킨다.
• CMOS 기술과 분리된 구성 요소 프로토타입을 활용해 고역도 범위 ADC의 실용적 구현을 가능하게 한다.

제안 방법

• 입력 신호를 양자화기의 동적 범위로 다시 접는 데 사용되는 모듈로 샘플링 연산을 구현한다: $ y(nT) = \mathcal{M}_{V_{\text{ref}}}\{x(nT)\} = \text{mod}(x(nT) + V_{\text{ref}}, 2V_{\text{ref}}) - V_{\text{ref}} $.
• 입력 신호가 $ \pm V_{\text{ref}} $를 초과할 경우 자동으로 리셋되는 기능을 활용하여 포화 없이 지속적인 신호 추적을 가능하게 한다.
• 각 샘플당 오직 두 비트만을 사용해 접힘 횟수(양수 또는 음수 리셋)를 인코딩하여 보조 정보 오버헤드를 최소화한다.
• 접힘 이력 기반으로 진정한 신호 진폭을 추정하는 전용 신호 복원 알고리즘을 사용해 원래 신호를 재구성한다.
• 65 nm CMOS 기술에서 UDR-ADC를 설계하고 시뮬레이션하며, 분리된 구성 요소 하드웨어 프로토타입을 통해 성능를 검증한다.
• 다양한 입력 분포 조건에서 신호 대 양자화 노이즈 비율(SQNR), 전력 소모, 면적 소비 등의 핵심 지표를 사용해 성능를 평가한다.

실험 결과

연구 질문

• RQ1 모듈로 샘플링이 신호 진폭에 대한 사전 지식 없이 ADC에서 클립핑을 효과적으로 제거할 수 있는가?
• RQ2 제안된 UDR-ADC 아키텍처가 표준 ADC와 비교해 광범위한 입력 신호 전력 수준에서 높은 SQNR를 유지하는 방식은 무엇인가?
• RQ3 신호 분포(Gaussian, Laplacian)가 UDR-ADC와 표준 ADC의 SQNR 성능에 미치는 영향은 어떠한가?
• RQ4 제안된 접힘 및 재구성 메커니즘이 낮은 면적과 전력 소비를 유지하면서도 무한 동적 범위를 실현할 수 있는가?
• RQ5 접힘 상태를 두 비트로 인코딩하는 방식이 기존 방법에 비해 보조 정보 오버헤드와 시스템 복잡성 측면에서 어떻게 비교되는가?

주요 결과

• UDR-ADC는 고역도 신호를 양자화기 범위로 다시 접는 모듈로 샘플링을 통해 클립핑 없이 무한 동적 범위를 달성한다.
• Gaussian 분포 입력에 대해, 입력 전력이 표준 ADC의 동적 범위를 초과할 경우 UDR-ADC의 SQNR는 표준 ADC보다 뚜렷이 높다.
• Lapl相当 분포 입력에 대해 UDR-ADC는 입력 전력 증가에 따라 유리하게 SQNR가 향상되며, 과부하 왜곡은 신호 헤드룸에 따라 지수적으로 감소한다.
• 65 nm CMOS 회로 시뮬레이션 결과, 고입력 전력 조건에서 UDR-ADC는 표준 ADC 대비 SQNR에서 3.5 dB 향상되었고, 전력 소모는 20% 감소했다.
• 하드웨어 프로토타입은 설계의 실현 가능성을 확인했으며, 낮은 면적 오버헤드로 다중 접힘 사이클 동안 정확한 신호 재구성을 보여주었다.
• 제안된 방법은 접힘 상태 추적을 위해 샘플당 오직 두 비트의 보조 정보 오버헤드만을 요구하여 이전 기술 대비 뛰어난 성능을 달성했다.