[논문 리뷰] Using Multi-Core HW/SW Co-design Architecture for Accelerating K-means Clustering Algorithm

Hadi Mardani Kamali|arXiv (Cornell University)|2018. 07. 09.

Advanced Data Compression Techniques참고 문헌 16인용 수 3

한 줄 요약

이 논문은 이진 kd-트리 기반의 이중 수준 필터링 알고리즘을 구현한 FPGA 기반의 하드웨are/소프트웨어 공동 설계 아키텍처인 MUCH-SWIFT을 제안한다. 이는 고차원이고 대량의 데이터셋에서 K-means 클러스터링을 가속화한다. ZYNQ Ultrascale+ SoC의 모든 처리 코어를 활용하고 고대역폭 DMA 채널을 통해 데이터 플로우를 최적화함으로써, 소프트웨어 기반 구현 대비 330배의 성능 향상을 달성한다.

ABSTRACT

The capability of classifying and clustering a desired set of data is an essential part of building knowledge from data. However, as the size and dimensionality of input data increases, the run-time for such clustering algorithms is expected to grow superlinearly, making it a big challenge when dealing with BigData. K-mean clustering is an essential tool for many big data applications including data mining, predictive analysis, forecasting studies, and machine learning. However, due to large size (volume) of Big-Data, and large dimensionality of its data points, even the application of a simple k-mean clustering may become extremely time and resource demanding. Specially when it is necessary to have a fast and modular dataset analysis flow. In this paper, we demonstrate that using a two-level filtering algorithm based on binary kd-tree structure is able to decrease the time of convergence in K-means algorithm for large datasets. The two-level filtering algorithm based on binary kd-tree structure evolves the SW to naturally divide the classification into smaller data sets, based on the number of available cores and size of logic available in a target FPGA. The empirical result on this two-level structure over multi-core FPGA-based architecture provides 330X speed-up compared to a conventional software-only solution.

연구 동기 및 목표

• 고차원성과 대량의 데이터를 포함한 빅데이터 환경에서 K-means 클러스터링을 가속화하는 데 발생하는 증가하는 계산적 도전 과제를 해결한다.
• 데이터 크기가 증가함에 따라 런타임이 초선형적으로 증가하는 순수 소프트웨어 구현 방식의 한계를 극복한다.
• 하드웨어 가속을 통해 클러스터링 워크로드에서 고처리량과 저지연을 달성한다.
• 다중 코어 FPGA 자원을 효율적으로 활용할 수 있는 재구성 가능하고 확장성 있으며 모듈러한 아키텍처를 설계하여 동적 클러스터링 워크로드에 대응한다.
• 소프트웨어 최적화 기법(예: kd-트리 필터링)과 하드웨어 병렬 처리를 통합하여 성능과 자원 활용도를 극대화한다.

제안 방법

• K-means에서의 거리 계산 중복을 줄이고 검색 공간을 분할하기 위해 이진 kd-트리 기반의 이중 수준 필터링 알고리즘을 구현한다.
• ZYNQ Ultrascale+ SoC에 K-means 알고리즘을 구현하여 ARM 프로세싱 코어와 프로그래머블 로직을 모두 활용한 하이브리드 병렬 처리를 구현한다.
• 고대역폭 DMA 기반 PCIe 인터페이스를 사용하여 호스트 메모리와 ZYNQ SoC 간의 효율적인 데이터 전송을 보장하고 I/O 병목 현상을 최소화한다.
• 가용한 프로세싱 유닛 수와 FPGA 자원에 따라 클러스터링 워크로드를 동적으로 분할한다.
• BRAM과 DSP의 최대 활용을 통해 최대 80개의 병렬 산술 단위를 지원하도록 자원 할당을 최적화한다.
• 삼각부등식과 고정소수점 산술과 같은 소프트웨어 수준 최적화를 적용하여 하드웨어 내 계산 오버헤드를 감소시킨다.

실험 결과

연구 질문

• RQ1 이진 kd-트리 기반의 이중 수준 필터링 알고리즘이 대규모 데이터셋에서 K-means 클러스터링의 거리 계산 횟수를 크게 줄일 수 있는가?
• RQ2 ZYNQ Ultrascale+와 같은 FPGA 플랫폼에서의 하드웨어/소프트웨어 공동 설계가 순수 소프트웨어 구현 대비 K-means 클러스터링 성능을 얼마나 향상시킬 수 있는가?
• RQ3 단일 SoC 내에서 다중 코어 ARM 프로세서와 프로그래머블 로직을 통합함으로써 K-means의 확장 가능하고 효율적인 병렬 처리가 어떻게 가능해지는가?
• RQ4 자원 제약이 성능에 영향을 미치기 전까지, 완전히 병렬화된 FPGA 기반 K-means 아키텍처에서 처리 가능한 최대 클러스터 수는 얼마인가?
• RQ5 고차원 데이터와 대량의 입력 데이터를 처리할 때, 제안된 아키텍처는 어떻게 고처리량과 저지연을 유지할 수 있는가?

주요 결과

• MUCH-SWIFT 아키텍처는 대규모 데이터셋에서 기존 소프트웨어 기반 K-means 구현 대비 330배의 성능 향상을 달성한다.
• 이중 수준의 kd-트리 필터링 알고리즘은 중복된 거리 계산을 줄여 고차원 데이터 클러스터링에서 수렴 시간을 크게 향상시킨다.
• 시스템은 ZU9EG FPGA에서 최대 20개의 클러스터를 완전히 병렬 구성으로 지원하며, 이로 인해 최대 80개의 병렬 산술 단위를 활용할 수 있다.
• BRAM과 DSP 사용을 우선순위로 삼아 자원 활용도를 최적화함으로써 고처리량 병렬 계산을 지속 가능하게 한다.
• DMA 기반 PCIe 인터페이스를 통해 호스트와 ZYNQ SoC 간의 효율적인 데이터 이동이 가능해져 I/O 지연이 감소하고 대용량 입력 데이터셋 처리를 지원한다.
• 클러스터 수와 데이터 차원의 변화에 관계없이 높은 성능을 유지하며, 이전 연구(Canilho 등, 2016) 대비 평균 12배의 성능 향상을 기록한다. 특히 클러스터 수가 증가할수록 성능 향상이 두드러진다.