[논문 리뷰] Variable Threshold MOSFET Approach (Through Dynamic Threshold MOSFET) For Universal Logic Gates

K. Ragini, M. Satyam외 1명|arXiv (Cornell University)|2010. 03. 31.

Low-power high-performance VLSI design참고 문헌 7인용 수 4

한 줄 요약

이 논문은 초저전력 서브스럽스 전압 논리 회로를 구현하기 위해 동적 임계전압 MOSFET(DTMOS) 기반의 가변 임계전압 MOSFET(VTMOS) 기법을 제안한다. 게이트-서브스트레이트 바이어스를 통해 임계전압을 동적으로 조절함으로써, VTMOS는 CMOS 및 DTMOS 대비 최대 50%의 전력 소모 감소를 이끌어내며, 지연 및 성능은 유사하게 유지하여 서브스럽스 동작에서 에너지 효율적인 보편 논리 게이트에 매우 적합하다.

ABSTRACT

In this article, we proposed a Variable threshold MOSFET(VTMOS)approach which is realized from Dynamic Threshold MOSFET(DTMOS), suitable for sub-threshold digital circuit operation. Basically the principle of sub- threshold logics is operating MOSFET in sub-threshold region and using the leakage current in that region for switching action, there by drastically decreasing power. To reduce the power consumption of sub-threshold circuits further, a novel body biasing technique termed VTMOS is introduced .VTMOS approach is realized from DTMOS approach. Dynamic threshold MOS (DTMOS) circuits provide low leakage and high current drive, compared to CMOS circuits, operated at lower voltages. The VTMOS is based on operating the MOS devices with an appropriate substrate bias which varies with gate voltage, by connecting a positive bias voltage between gate and substrate for NMOS and negative bias voltage between gate and substrate for PMOS. With VTMOS, there is a considerable reduction in operating current and power dissipation, while the remaining characteristics are almost the same as those of DTMOS. Results of our investigations show that VTMOS circuits improves the power up to 50% when compared to CMOS and DTMOS circuits, in sub- threshold region.. The performance analysis and comparison of VTMOS, DTMOS and CMOS is made and test results of Power dissipation, Propagation delay and Power delay product are presented to justify the superiority of VTMOS logic over conventional sub-threshold logics using Hspice Tool. The dependency of these parameters on frequency of operation has also been investigated.

연구 동기 및 목표

• 저전력 응용 분야에서 기존의 서브스럽스 CMOS 회로의 높은 전력 소모 문제를 해결하기 위해.
• 서브스럽스 논리에서 누설 전류와 작동 전류를 추가로 감소시키기 위해 동적 임계전압 조절을 탐색하기 위해.
• 게이트 전압에 반응하여 임계전압을 적응적으로 조절하는 새로운 바디 바이어스 기법을 개발하기 위해.
• 전력, 지연, 전력-지연 곱 측면에서 VTMOS의 성능을 CMOS 및 DTMOS와 비교 평가하기 위해.
• 다양한 동작 주파수에서 Hspice 시뮬레이션을 활용해 제안된 기법을 검증하기 위해.

제안 방법

• VTMOS 구조는 게이트 전압에 따라 변하는 가변 서브스트레이트 바이어스를 적용함으로써 DTMOS에서 유도된 것으로, NMOS에 대해 양성, PMOS에 대해 음성 바이어스를 적용한다.
• 게이트-서브스트레이트 바이어스를 통한 임계전압의 동적 조절을 통해 효과적 임계전압을 감소시켜 누설 전류를 낮춘다.
• MOSFET가 서브스럽스 누설 전류를 이용해 스위칭하는 서브스럽스 영역에서의 동작을 활용함으로써 공급 전압과 전력 소모를 최소화한다.
• 정적 및 동적 전력 소모를 감소시키면서도 높은 전류 구동 능력을 유지하기 위해 새로운 바디 바이어스 기법을 구현한다.
• 전력 소모, 전파 지연, 전력-지연 곱과 같은 핵심 지표에서 VTMOS, DTMOS, CMOS를 비교하기 위해 Hspice를 사용한 회로 시뮬레이션을 수행했다.
• 주파수에 따른 성능 지표의 의존성을 분석하여 다양한 동작 조건에서의 확장성과 내구성을 평가했다.

실험 결과

연구 질문

• RQ1 게이트-서브스트레이트 바이어스를 통한 동적 임계전압 조절이 서브스럽스 논리 회로의 전력 소모에 어떤 영향을 미치는가?
• RQ2 서브스럽스 동작에서 기존의 CMOS 및 DTMOS 대비 VTMOS는 전력 효율을 얼마나 향상시키는가?
• RQ3 주파수 변화가 VTMOS 기반 논리 게이트의 전력-지연 곱과 전파 지연에 미치는 영향은 어떠한가?
• RQ4 VTMOS는 상당한 전력 감소를 달성하면서도 지연 및 전류 구동 능력 등의 성능 특성을 유지할 수 있는가?
• RQ5 누설 전류 및 작동 전류 감소 측면에서 VTMOS는 DTMOS에 비해 어떻게 비교되는가?

주요 결과

• VTMOS는 서브스럽스 동작에서 CMOS 및 DTMOS 대비 최대 50%의 전력 소모 감소를 기록한다.
• VTMOS의 전파 지연는 DTMOS와 유사하여 전력 감소에도 불구하고 성능 저하가 최소한도로 유지됨을 시사한다.
• VTMOS의 전력-지연 곱은 CMOS 및 DTMOS보다 뚜렷이 낮아, 뛰어난 에너지 효율성을 입증한다.
• 동적 임계전압 메커니즘이 누설 전류를 효과적으로 억제하면서도 논리 스위칭을 위한 충분한 전류 구동 능력을 유지한다.
• 전력 및 지연과 같은 성능 지표는 다양한 동작 주파수에서 안정적으로 유지되어 내구성이 있음을 나타낸다.
• Hspice 시뮬레이션 결과, VTMOS는 보편 논리 게이트 구현에서 전력, 지연, 에너지 효율성 간 최적의 트레이드오프를 달성함을 확인했다.