[논문 리뷰] VLSI Implementation of RSA Encryption System Using Ancient Indian Vedic Mathematics

Himanshu Thapliyal, M. Srinivas|ArXiv.org|2006. 09. 07.

Chaos-based Image/Signal Encryption참고 문헌 4인용 수 24

한 줄 요약

이 논문은 고대 인도 수학의 최적화된 알고리즘을 활용하여 VLSI 환경에 RSA 암호화 시스템을 구현한 것이다. 특히 직선 나눗셈과 계층적 오버레이 곱셈 방법을 사용하였다. Verilog HDL로 구현하고 Xilinx Spartan FPGA에 합성한 결과, 전통적인 산술 단위에 비해 면적-속도 효율성이 뛰어나, 고성능 암호화 하드웨어에서 인도 수학의 실용성을 입증하였다.

ABSTRACT

This paper proposes the hardware implementation of RSA encryption/decryption algorithm using the algorithms of Ancient Indian Vedic Mathematics that have been modified to improve performance. The recently proposed hierarchical overlay multiplier architecture is used in the RSA circuitry for multiplication operation. The most significant aspect of the paper is the development of a division architecture based on Straight Division algorithm of Ancient Indian Vedic Mathematics and embedding it in RSA encryption/decryption circuitry for improved efficiency. The coding is done in Verilog HDL and the FPGA synthesis is done using Xilinx Spartan library. The results show that RSA circuitry implemented using Vedic division and multiplication is efficient in terms of area/speed compared to its implementation using conventional multiplication and division architectures

연구 동기 및 목표

• 시간이 검증한 인도 수학 알고리즘을 활용하여 RSA 암호화 하드웨어의 효율성을 향상시키기 위해.
• RSA에서 곱셈과 나눗셈의 계산 블로킹 문제를 해결하기 위해 기존 방법을 인도 수학적 대체 방법으로 대체하기 위해.
• Verilog HDL과 FPGA 합성을 통해 고속·저면적 VLSI 아키텍처를 설계하기 위해.
• 암호화 회로에서 인도 수학 산술이 전통적 산술에 비해 성능 향상을 얼마나 이루는지 검증하기 위해.
• RSA 암호화/복호화 파이프라인에 새로운 인도 수학 나눗셈 아키텍처를 통합하여 처리량을 향상시키기 위해.

제안 방법

• RSA 회로에서 핵심 나눗셈 기법으로 고대 인도 수학의 직선 나눗셈 알고리즘을 채택하였다.
• RSA의 모듈러 곱셈 연산을 가속화하기 위해 인도 수학 기반의 계층적 오버레이 곱셈 아키텍처를 활용하였다.
• 하드웨어 기술 서술 및 행동 시뮬레이션을 위해 전체 RSA 시스템을 Verilog HDL로 구현하였다.
• 면적과 속도 메트릭을 평가하기 위해 Xilinx Spartan FPGA 라이브러리를 사용해 설계를 합성하였다.
• 표준 산술 단위를 대체하기 위해 인도 수학 곱셈기와 인도 수학 나눗셈기를 RSA 데이터 경로에 통합하였다.
• FPGA 합성 결과를 통해 기존 설계와의 면적과 지연 시간을 비교하여 성능을 평가하였다.

실험 결과

연구 질문

• RQ1 인도 수학 알고리즘이 RSA 암호화 하드웨어의 속도와 면적 효율성에 뚜렷한 향상을 이끌 수 있는가?
• RQ2 지연 시간과 자원 사용 측면에서 인도 수학 나눗셈 알고리즘은 기존 나눗셈 방법에 비해 어떻게 비교되는가?
• RQ3 계층적 오버레이 곱셈기는 RSA 모듈러 곱셈에서 임계 경로 지연을 얼마나 줄이는가?
• RQ4 FPGA 기반 RSA 설계에서 표준 산술 단위를 인도 수학 산술로 대체할 경우 면적과 타이밍 간의 상충 관계는 어떠한가?
• RQ5 전체 RSA 암호화 시스템에 인도 수학 산술을 통합하는 것이 실현 가능하며 성능 향상이 측정 가능한가?

주요 결과

• 인도 수학 곱셈 아키텍처는 기존 곱셈기 대비 임계 경로 지연을 감소시켜 전체 처리량을 향상시켰다.
• 인도 수학 나눗셈 유닛은 표준 나눗셈 회로에 비해 낮은 지연 시간과 더 낮은 자원 사용을 보였다.
• 인도 수학 산술을 사용해 구현한 전체 RSA 회로는 기존 설계에 비해 더 낮은 면적-지연 곱(ADP)을 달성하였다.
• FPGA 합성 결과는 인도 수학 기반 RSA 시스템이 면적과 속도 측면에서 더 효율적임을 확인하였다.
• RSA 파이프라인에 인도 수학 알고리즘을 통합함으로써 정확성에 영향을 주지 않으면서 측정 가능한 성능 향상이 이루어졌다.
• 작고 빠른 특성 덕분에 제안된 설계는 임베디드 및 자원 제약이 있는 암호화 응용 분야에 적합하다.