[논문 리뷰] A New Design for Array Multiplier with Trade off in Power and Area

N. Ravi, A. Satish외 2명|arXiv (Cornell University)|2011. 11. 30.

Low-power high-performance VLSI design참고 문헌 4인용 수 9

한 줄 요약

이 논문은 디지털 신호 처리 및 임베디드 시스템에서 사용되는 배열 승수기의 전력 소모와 면적 소비를 줄이기 위해 새로운 저전력·저면적 배열 승수기를 제안한다. 기존의 최종 리프레인 캐리 애드더 단계를 제거하고 캐리 비트를 직접 다음 열의 입력으로 공급함으로써 트랜지스터 수를 감소시키고 효율성을 향상시켰다. 16-T 전가산기와 TSMC 0.18nm 공정을 사용하여 설계한 결과, 기존의 배열 승수기 대비 13.91% 전력 소모 감소, 34.09% 높은 속도, 59.91% 낮은 에너지 소비를 달성하였다.

ABSTRACT

In this paper a low power and low area array multiplier with carry save adder is proposed. The proposed adder eliminates the final addition stage of the multiplier than the conventional parallel array multiplier. The conventional and proposed multiplier both are synthesized with 16-T full adder. Among Transmission Gate, Transmission Function Adder, 14-T, 16-T full adder shows energy efficiency. In the proposed 4x4 multiplier to add carry bits with out using Ripple Carry Adder (RCA) in the final stage, the carries given to the input of the next left column input. Due to this the proposed multiplier shows 56 less transistor count, then cause trade off in power and area. The proposed multiplier has shown 13.91% less power, 34.09% more speed and 59.91% less energy consumption for TSMC 0.18nm technology at a supply voltage 2.0V than the conventional multiplier.

연구 동기 및 목표

• 디지털 신호 처리 및 임베디드 시스템에서 사용되는 배열 승수기의 전력 소모와 면적 소비를 줄이기 위해.
• 기존 배열 승수기의 최종 리프레인 캐리 애드더 단계로 인한 비효율성을 해결하여 지연 시간과 전력 소모를 증가시키는 문제를 해결하기 위해.
• 제안된 승수기 아키텍처에 통합하기 위해 에너지 효율적인 전가산기 설계(예: 16-T, 14-T, 트랜스미션 게이트)를 탐색하기 위해.
• 최종 단계의 캐리 전파 메커니즘 재구성으로 전력, 면적, 성능 간의 트레이드오프를 달성하기 위해.
• 표준 CMOS 공정을 사용하여 기존의 배열 승수기 설계에 비해 에너지 효율성과 속도 향상이 뚜렷한 성과를 보여주기 위해.

제안 방법

• 기존의 최종 리프레인 캐리 애드더를 생략하고 캐리 출력을 다음 상위 열의 입력으로 직접 공급하는 방식으로 수정된 배열 승수기 아키텍처를 제안한다.
• 시험된 다양한 전가산기 유형 중에서 에너지 효율성이 뛰어난 것으로 평가된 16-T 전가산기를 모든 부분적 곱셈 결과의 덧셈에 핵심 구성 요소로 선택한다.
• 마지막 열의 캐리 체인을 다음 열의 입력으로 재사용함으로써 별도의 최종 덧셈 단계가 필요 없도록 하여 하드웨어 복잡성을 감소시킨다.
• 공급 전압 2.0V에서 TSMC 0.18nm CMOS 공정을 사용하여 기존 승수기와 제안된 승수기를 모두 합성하여 성능을 비교한다.
• 4x4 이상의 승수기 구성에서 전력, 지연 시간, 에너지 소비, 트랜지스터 수 등의 지표를 사용하여 성능을 평가한다.
• 16-T, 14-T, 트랜스미션 게이트, 트랜스미션 함수 등 다양한 전가산기 설계를 비교하여 제안된 아키텍처에 가장 적합한 에너지 효율성 구성을 도출한다.

실험 결과

연구 질문

• RQ1 기존 배열 승수기의 최종 덧셈 단계를 어떻게 재구성하여 지연 시간을 늘리지 않고도 전력과 면적 소비를 줄일 수 있는가?
• RQ2 리프레인 캐리 애드더를 수정된 캐리 포워드 메커니즘으로 교체할 경우 전력, 속도, 트랜지스터 수에 어떤 영향을 미치는가?
• RQ3 제안된 승수기 아키텍처에서 16-T, 14-T, 트랜스미션 게이트, 트랜스미션 함수 중 어떤 전가산기 설계가 가장 뛰어난 에너지 효율성을 제공하는가?
• RQ4 제안된 아키텍처는 기존의 배열 승수기 대비 에너지 소비를 얼마나 줄이고 속도를 얼마나 향상시키는가?
• RQ5 배열 승수기의 최종 단계를 아키텍처적으로 수정함으로써 전력, 면적, 성능 간의 트레이드오프를 효과적으로 달성할 수 있는가?

주요 결과

• 제안된 승수기는 최종 리프레인 캐리 애드더 단계를 제거함으로써 기존 배열 승수기 대비 트랜지스터 수를 56개 감소시켰다.
• TSMC 0.18nm 공정과 2.0V 공급 전압 조건에서 제안된 설계는 기존 승수기 대비 13.91% 낮은 전력 소모를 달성하였다.
• 제안된 승수기는 최적화된 캐리 처리로 인한 임계 경로 지연 감소로 인해 기존 설계 대비 34.09% 더 높은 속도를 보였다.
• 제안된 승수기는 기존 설계 대비 에너지 소비를 59.91% 감소시켜 뛰어난 에너지 효율성을 입증하였다.
• 시험된 전가산기 유형 중 16-T 전가산기가 가장 뛰어난 에너지 효율성을 보이며 제안된 아키텍처의 핵심 구성 요소로 선정되었다.
• 각 열의 캐리 비트가 직접 다음 상위 열의 입력으로 공급되어 별도의 최종 애드더가 필요 없어지며 아키텍처가 단순화되었다.