[논문 리뷰] A Self-Reconfigurable Computing Platform Hardware Architecture

Andreas Weisensee, Darran Nathan|ArXiv.org|2004. 11. 20.

Embedded Systems Design Techniques인용 수 6

한 줄 요약

이 논문은 Xilinx Virtex II FPGA를 사용하여 빠른 동적 재구성 기능을 구현한 PC 기반, PCI 버스에 연결된 FPGA 플랫폼 아키텍처를 제시한다. 설계는 FPGA에 고정된 제어 및 데이터 경로를 구현하여 PCI 버스 마스터 전송을 관리하며, 고속 데이터 및 비트스트림 I/O를 가능하게 하면서도 FPGA 자원의 15%만(2211 슬라이스, 3 BRAM)을 사용하여 재구성 가능한 계산 응용 분야에서 효율적인 하드웨are-소프트웨어 공동 설계를 달성한다.

ABSTRACT

Field Programmable Gate Arrays (FPGAs) have recently been increasingly used for highly-parallel processing of compute intensive tasks. This paper introduces an FPGA hardware platform architecture that is PC-based, allows for fast reconfiguration over the PCI bus, and retains a simple physical hardware design. The design considerations are first discussed, then the resulting system architecture designed is illustrated. Finally, experimental results on the FPGA resources utilized for this design are presented.

연구 동기 및 목표

• 표준 PC 버스를 사용하는 저비용, PC 기반 재구성 가능한 계산 플랫폼을 개발하기 위해.
• 알고리즘 워크로드에서 처리 지연을 최소화하기 위해 PCI 버스를 통해 FPGA의 빠른 재구성을 가능하게 하기 위해.
• PC 인터페이스와 알고리즘 논리가 동일한 FPGA에 통합되어 있어 물리적 하드웨어 설계를 단순화하기 위해.
• PCI 버스 마스터링과 이중 포트 BRAM 버퍼링을 활용하여 고대역폭 데이터 및 비트스트림 전송을 지원하기 위해.
• 표준 PC 버스와의 호환성을 유지하면서도 구성 요소 수와 전력 소비를 최소화하기 위해.

제안 방법

• 시스템은 Xilinx Virtex II FPGA를 PCI 버스를 통해 호스트 PC에 연결하며, 고대역폭(132 MB/s)을 활용하여 빠른 데이터 및 비트스트림 전송을 구현한다.
• FPGA의 고정 부분은 이중 포트 블록 램(BRAM)을 사용하여 PCI와 재구성 가능한 논리 간의 데이터를 버퍼링하며, 서로 다른 클럭 도메인에서 작동하는 PCI 버스 마스터 인터페이스를 실현한다.
• 고정 부분은 세 가지 제어 모듈을 포함한다: 공통 부분 제어(인터럽트 및 PCI 액세스 처리), 재구성 부분 제어(구성 및 상태 교환을 위한 정적 레지스터 관리), 고정 부분 제어(데이터 전송 작업 관리).
• 전송 할당 제어는 상류, 하류, SelectMap 읽기, SelectMap 쓰기의 네 개의 데이터 스트림 간에 공정하고 라운드 로빈 방식으로 PCI 인터페이스 액세스를 할당한다.
• PC 인터페이스가 활성 상태인 동안에도 알고리즘 부분의 동적 재구성을 지원하여 처리 작업 간의 원활한 전환을 가능하게 한다.
• 전체 고정 부분은 Xilinx ISE 6.2를 사용하여 XC2V3000 FPGA에 합성되며, 자원 사용량은 FloorPlanner와 FPGA Editor를 통해 추적된다.

실험 결과

연구 질문

• RQ1 표준 PC 버스를 통해 빠르고 지연이 적은 FPGA 재구성을 가능하게 하기 위한 재구성 가능한 계산 플랫폼은 어떻게 설계할 수 있는가?
• RQ2 구성 요소 수와 복잡성을 최소화하면서도 고대역폭 데이터 및 비트스트림 전송을 지원하는 최적의 하드웨어 아키텍처는 무엇인가?
• RQ3 단일 FPGA에서 PC 인터페이스와 재구성 가능한 알고리즘 논리가 독립적인 동적 재구성 기능을 함께 구현할 수 있는가?
• RQ4 재구성 가능한 계산을 위한 FPGA에 PCI 버스 마스터 인터페이스를 구현할 경우 자원 오버헤드는 어느 정도인가?
• RQ5 공유된 PCI 액세스 조건에서 지속적인 데이터 스트리밍을 유지하기 위해 버스 할당 및 데이터 버퍼링은 어떻게 효율적으로 관리할 수 있는가?

주요 결과

• FPGA 고정 부분은 Xilinx XC2V3000에서 총 14336 슬라이스 중 2211 슬라이스(15%)와 3 BRAM만을 사용하여 낮은 자원 오버헤드를 입증한다.
• PCI 버스의 132 MB/s 대역폭을 활용하고 버스 마스터링을 통한 직접 메모리 액세스(DMA)를 구현하여 고속 데이터 전송 속도를 달성한다.
• 256x32비트 버퍼를 갖춘 이중 포트 BRAM가 PCI 버스 액세스 지연을 효과적으로 흡수하여 지속적인 데이터 스트리밍을 보장한다.
• 전송 할당 메커니즘이 네 개의 데이터 스트림 간에 공정하게 PCI 액세스를 할당하여 고갈 현상 없이 안정적인 데이터 흐름을 보장한다.
• 알고리즘 부분의 동적 재구성을 성공적으로 지원하면서도 호스트 PC와의 활성 통신을 유지한다.
• 전체 플랫폼 아키텍처는 표준 부품과 표준 PC 버스를 사용하여 구현되어 저비용이며 광범위한 호환성을 확보한다.