[논문 리뷰] An Asynchronous Early Output Full Adder and a Relative-Timed Ripple Carry Adder

P. Balasubramanian|arXiv (Cornell University)|2016. 05. 12.

Low-power high-performance VLSI design참고 문헌 42인용 수 10

한 줄 요약

이 논문은 데이터에 따라 변동하는 전방 지연과 일정한 1사이클 역방향 지연을 갖는 상대적 타이밍 기반 리버스 캐리 리아리스터 애드더(RCA)를 가능하게 하는 이른 출력 전가기수기수를 제안한다. 32/28nm CMOS에서 최적화된 강유도 비동기 RCA에 비해 전방 지연이 67% 감소하고 사이클 시간이 83% 감소하였으며, 면적은 27% 감소하고 동일한 수준의 전력 소모를 유지한다.

ABSTRACT

This article presents the design of a new asynchronous early output full adder which when cascaded leads to a relative-timed ripple carry adder (RCA). The relative-timed RCA requires imposing a very small relative-timing assumption to overcome the problem of gate orphans associated with internal carry propagation. The relative-timing assumption is however independent of the RCA size. The primary benefits of the relative-timed RCA are processing of valid data incurs data-dependent forward latency, while the processing of spacer involves a very fast constant time reverse latency of just 1 full adder delay which represents the ultimate in the design of an asynchronous RCA with the fastest reset. The secondary benefits of the relative-timed RCA are it achieves good optimization of power and area metrics simultaneously. A 32-bit relative-timed RCA constructed using the proposed early output full adder achieves respective reductions in forward latency by 67%, 10% and 3.5% compared to the optimized strong-indication, weak-indication, and early output 32-bit asynchronous RCAs existing in the literature. Based on a similar comparison, the proposed 32-bit relative-timed RCA achieves corresponding reductions in cycle time by 83%, 12.7% and 6.4%. In terms of area, the proposed 32-bit relative-timed RCA occupies 27% less Silicon than its optimized strong-indication counterpart and 17% less Silicon than its optimized weak-indication counterpart, and features increased area occupancy by a meager 1% compared to the optimized early output 32-bit asynchronous RCA. The average power dissipation of all the asynchronous 32-bit RCAs are found to be comparable since they all satisfy the monotonic cover constraint. The simulation results obtained correspond to a 32/28nm CMOS process.

연구 동기 및 목표

• 내부 캐리 전파로 인한 게이트 고립 문제를 해결하기 위해.
• 빠른 리셋 기능을 유지하면서 비동기 RCA의 전방 지연을 줄이기 위해.
• 비동기 애드더 설계에서 면적과 전력 효율성을 동시에 최적화하기 위해.
• 애드더 크기와 무관한 타이밍 가정을 갖는 확장 가능한 상대적 타이밍 기반 RCA를 구현하기 위해.

제안 방법

• 입력 전이에 따라 유효한 합과 캐리 출력을 가능한 한 이르게 생성하는 비동기 이른 출력 전가기수기 설계.
• 최소한의 상대적 타이밍 가정을 갖는 상대적 타이밍 기반 리버스 캐리 리아리스터 애드더를 구성하기 위해 이른 출력 전가기수기를 연결.
• 내부 캐리 전파 중 게이트 고립을 방지하기 위해 작은, 크기와 무관한 상대적 타이밍 제약을 도입.
• 전력 효율성을 보장하고 모든 비동기 설계 간 전력 소모가 유사하게 유지되도록 단조적 커버 제약을 적용.
• 역방향 지연을 정확히 한 전가기수기 지연으로 설정하여 가장 빠른 리셋을 가능하게 하기 위해 RCA를 구현.
• 32/28nm CMOS 공정에 최적화하여 시뮬레이션을 통한 면적 및 성능 지표 평가.

실험 결과

연구 질문

• RQ1 비동기 리버스 캐리 리아리스터 애드더를 어떻게 설계하여 전방 지연을 최소화하면서 게이트 고립을 방지할 수 있는가?
• RQ2 상대적 타이밍 접근 방식이 비동기 RCA에서 더 빠른 리셋과 더 낮은 면적 소비를 가능하게 할 수 있는가?
• RQ3 이른 출력 전가기수기는 비동기 애드더에서 사이클 시간과 전방 지연을 얼마나 줄일 수 있는가?
• RQ4 기존의 강유도, 약유도, 이른 출력 비동기 RCA와 비교해 본 설계의 면적과 전력 소모는 어떻게 되는가?
• RQ5 상대적 타이밍 가정은 RCA 크기에 따라 스케일링되는가, 아니면 비트 수와 무관한가?

주요 결과

• 32비트 상대적 타이밍 RCA는 최적화된 강유도 비동기 RCA에 비해 전방 지연이 67% 감소하였다.
• 제안된 RCA는 강유도 대비 사이클 시간이 83% 감소하였다.
• 최적화된 강유도 RCA에 비해 설계 면적이 27% 감소하였고, 약유도 버전에 비해 17% 감소하였다.
• 최적화된 이른 출력 RCA에 비해 면적 증가율은 오직 1%에 불과하여 높은 면적 효율성을 보였다.
• 단조적 커버 제약을 준수함으로써 평균 전력 소모는 모든 설계 간에 거의 유사하게 유지되었다.
• 역방향 지연은 정확히 한 전가기수기 지연으로 고정되어 있어 비동기 RCA 설계에서 가장 빠른 리셋을 나타낸다.